君正T40 EVB原理图深度解析：电源树、DDR参考网络与启动配置

简介北京君正T40EVB原理图是面向AIoT与机器视觉应用的T40通用型SoC评估底板原理图文件适合嵌入式硬件工程师、方案设计人员、AIoT产品开发者与研究者参考。T40集成双核XBurst2处理器、RISC-V协处理器与8TOPS AI引擎支持4K ISP及多摄像头输入原理图完整呈现电源输入、DDR供电、CPU核心电压等关键链路。电源部分包含5V/2A DC输入、0.6V基准、3.3V/1.5V/1.35V/1.8V/0.95V多路输出以及150K/33.2K、150K/100K等分压网络的精确计算并标注兼容LN5058/ETA3486电源管理芯片。设计还给出了VCC_5V、VCC_3V3、CPU_0V95等电源轨以及电容滤波、电感平滑、LED状态指示、保险丝保护等外围电路对理解T40平台最小系统、电源树规划和PCB设计都有实际参考价值可帮助开发者快速完成硬件预研与电源调试。资源包为1个PDF文件压缩包大小174KB已有2109人学习下载适合快速查阅与硬件设计对照。1. 一块9页的T40 EVB原理图先看电源再看启动这版RD_T40_GANDER V1.01原理图共9页2021年6月8日发布主芯片是BGA356封装的君正T40。T40不是一颗只跑Linux的普通IPC SoC它把XBurst2双核、RISC-V协处理器和8TOPS AI引擎放进同一颗芯片ISP支持4K还能同时接两路摄像头这类AIoT设备的硬件设计压力不在功能框图而在电压域和参考网络。整份图纸最值得先读的是电源5V/2A输入穿过1.5A保险丝后展开成3.3V、1.8V、1.5V/1.35V DDR、0.945V内核四组核心电压轨。把这些轨和它们的反馈电阻看清楚再去看DDR的ZQ/VREF、BOOTSEL启动配置和MIPI双摄接口这块板子的设计意图就基本盘清楚了。2. 电源树与反馈电阻计算T40 EVB的电压轨是怎么定出来的2.1 从5V输入到五条电压轨拿到这种多电压域SoC的EVB原理图第一步分析就是画电源树。5V DC-IN进来先过F1保险丝规格1.5A后面分成两条路径一条直通给USB、外设这些5V域另一条进入DC-DC降压。原理图里DC-DC用了两种型号一片ETA3452S2G负责3.3V这类中压轨三片ETA3416S2F负责DDR和内核电压旁边特别注明兼容LN5058/ETA3486意思是BOM缺料时可以在这几颗料之间替换封装和引脚定义一致。各路的反馈电阻组合直接把输出电压写在图纸上我整理成下表电压轨目标电压负载能力上反馈电阻下反馈电阻FB基准VCC_3V33.3V1.5A150K33.2K0.6VVCC_1V81.8V1.5A200K100K0.6VVCC_DDR1.5V1.5A150K100K0.6VVCC_DDR1.35V可选1.5A150K120K0.6VCPU_0V950.945V3A110K100K0.45V注意VCC_DDR这路做了两组电阻位置默认贴100K整出1.5V换成120K就得到1.35V这是为了兼容不同DDR颗粒。CPU内核那路的FB基准是0.45V而不是0.6V说明ETA3416S2F内部基准就是0.45V版本算电压时不能套用0.6V公式。原理图的原理图分析和改板基本都围绕这张表展开。选型上还有个细节内核0.945V/3A那路用了L1规格1uH/3.2A-2520其他中压和DDR轨用的是2.2uH/2.2A-2520。电感量不同不是因为随意而是负载瞬态特性不同内核在AI推理时电流跳变快小电感纹波电流大但瞬态响应快DDR和3.3V轨更需要稳流。2.2 FB分压公式改电压先算电阻DC-DC反馈脚FB的电压由上下分压电阻决定公式是V_OUT V_FB * (1 R_top / R_bottom)。T40 EVB上所有电压值都能用这个公式验算一遍我一般写个小脚本批量核实def buck_vout(vfb, r_top, r_bot): 根据FB基准和分压电阻计算DC-DC输出电压 return vfb * (1.0 r_top / r_bot) for name, vfb, rt, rb in [ (VCC_3V3, 0.6, 150e3, 33.2e3), (VCC_1V8, 0.6, 200e3, 100e3), (VCC_DDR_1V5, 0.6, 150e3, 100e3), (VCC_DDR_1V35,0.6, 150e3, 120e3), (VCC_CORE, 0.45, 110e3, 100e3), ]: calc buck_vout(vfb, rt, rb) print(f{name:12s} - {calc:.3f} V)这段脚本做的就是代入原理图上的电阻值逐条确认理论输出电压是否和网络标号一致。跑完能看到VCC_CORE算出来是0.945V原理图网络名叫CPU_0V95软件里通常按0.95V上报量测时以0.945V为目标值更严谨。参数说明vfb是FB引脚内部基准来自芯片手册r_top是输出端到FB脚的电阻r_bot是FB脚到地的电阻。反推设计电阻用R_top (V_OUT / V_FB - 1) * R_bot比如想要3.0V输出R_bot取33.2KR_top就是(3.0/0.6-1)*33.2K132.8K取标准E96系列133K即可。注意反馈电阻必须用1%精度原图里所有FB分压电阻都标了1%。用5%电阻会导致输出电压偏差超过DDR和内核的容差范围。2.3 电感选型2.2uH/2.2A和1uH/3.2A的差异原图里2520封装的电感出现了两种规格L3/L6/L7是2.2uH/2.2AL1是1uH/3.2A。这部分容易被看原理图的人跳过但对DC-DC稳定性影响很大。开关频率固定时电感量越小电感电流纹波ΔI_L越大输出纹波也越大好处是负载突变时电流爬升斜率更高内核这种大动态负载更需要后者。电感饱和电流要大于最大负载电流加一半纹波电流L1标3.2A给0.945V/3A这路留了足够余量。替换电感时最常犯的错是只看感值和封装不看饱和电流和DCR。ETA3416S2F这类内部补偿的DC-DC电感换大或换小超出一定范围会导致环路相位裕度不足上电后表现为轻载啸叫或者负载阶跃时电压跌落超标。参考设计的2.2uH/2.2A和1uH/3.2A是验证过的组合改板时优先保持同一家供应商、同一个感量系列。3. DDR供电与参考网络想让DDR稳定先看ZQ、VREF和PLL3.1 ZQ、DDR_VREF、DDRPLL_VCCA的分工DDR跑不稳不是电压不够多半是参考网络没处理干净。T40的BGA356引脚里DDRVDD从F5铺到F16VDDMEM从G5铺到G16几十个电源脚并在一起每个脚旁边都放了100nF/25V或10uF/6.3V去耦电容这部分只要按参考设计贴全问题不大。真正容易出问题的是三个特殊网络ZQ、DDR_VREF、DDRPLL_VCCA。ZQ是DDR控制器输出驱动校准的参考引脚原图在F17脚上接了R345240R/1%到地。ZQ电阻的精度直接决定DDR IO的驱动强度和ODT终端阻抗校准结果DDR4原理图上这个电阻常被当成普通下拉电阻忽略实际用5%电阻会让信号完整性明显变差。各网络的要求照下面这个表核对网络引脚关键要求原理图对应ZQF17240R ±1%尽量靠近引脚走线远离开关节点R345 240R/1%DDR_VREFE17100nF对地参考电压噪声控制在2%以内DDR_VREF网络DDRPLL_VCCAE1/E2独立滤波1uF100nF组合单点接地C247/C226类DDRVDD/VDDMEMF5-F16、G5-G16每引脚就近放100nF区域内补充10uF多组100nF/25V、10uF/6.3VDDR_VREF是DDR控制器内部比较器的参考正常工作时应接近VCC_DDR的一半。原理图上E17引脚单独拉出DDR_VREF网络说明这个电压需要外部保证干净。DDRPLL_VCCA这种PLL锁相环供电网络最怕和其他数字电源共用铜皮参考设计里用磁珠FB10/FB22隔开再配合不同容值电容做宽频段滤波这组元件在PCB Layout时不能为了省空间挪到背面乱走。3.2 去耦电容怎么摆0.1uF和10uF不是随便混原理图BOM里DDR区域有两种电容反复出现100nF/25V和10uF/6.3V。100nF对应的是高频去耦覆盖10MHz以上的开关噪声10uF负责低频储能应对DDR访问时的电流瞬态。25V耐压用在1.5V网络看起来浪费但这是一种通用料策略100nF/25V-X7R在整板很多位置都能用采购和贴片都省事。摆位优先级上100nF必须比10uF更靠近BGA焊盘中间不要隔过孔。原因很简单去耦电容离引脚越远寄生电感越大高频下电容反而变成电感。多引脚并联的DDRVDD每两个电源脚至少放一个100nF板子空间允许就每脚一个。10uF放在BGA外围一圈靠近DDR颗粒侧也可以但要保证从芯片电源脚到电容的地回路短。注意DDR的VREF和PLL供电不要和DDR体供电共用一条细走线。回流路径一旦被分割DDR跑低频测试没问题跑高频压力测试就随机报错。3.3 用万用表和示波器核验VREF上电后最值得先量的不是DDRVDD而是DDR_VREF。用示波器探头点E17引脚的测试点DC耦合看直流电平是否等于VCC_DDR的一半。可以写个快速判断脚本def vref_check(vdd_ddr, vref_measured, tol0.02): 校验DDR_VREF是否在JEDEC允许的2%偏差内 expect vdd_ddr / 2.0 err (vref_measured - expect) / expect status PASS if abs(err) tol else FAIL print(fVCC_DDR{vdd_ddr:.3f}V VREF{vref_measured:.3f}V fexpect{expect:.3f}V err{err*100:.1f}% - {status}) vref_check(1.50, 0.752) vref_check(1.50, 0.741)把实测值填进去脚本会算偏差并给出PASS/FAIL。tol取0.02是对照JEDEC对DDR参考电压的精度要求实际量产标准可以收紧到1.5%。如果VREF偏差超过2%先查DDR_VREF上的滤波电容有没有漏贴再看PCB上VREF走线是否被高速信号串扰最后才怀疑DDR电源本身。注意量VREF要用1x探头或者把10x探头切换到1x档10x档虽然带宽高但前端衰减电阻的热噪声会把VREF的微小波动掩盖掉。4. 启动配置与接口复用BOOTSEL、SFC和MIPI双摄怎么同时工作4.1 BOOTSEL电阻组把启动介质定死在NOR FlashT40的启动引脚在原理图上标得很清楚B13是BOOT_SEL0_PC00C13是BOOT_SEL1_PC01两个网络出来之后标记为BOOTSEL0/BOOTSEL1。T40没有固定死的启动介质BootROM会读取这两个引脚的电平组合决定从SFC NOR、SD/eMMC还是USB/UART进入启动流程。和STM32最小系统板原理图上的BOOT0/BOOT1跳线一样T40的BOOTSEL也是通过在板上放上拉或下拉电阻来定死的。原图里BOOTSEL附近有R29、R31、R32、R33、R34一串电阻有0R、10K、100K。检查时重点确认每个BOOTSEL引脚的电平定义不要只看网络名。上电后用万用表量PC00/PC01的实际电平再对照T40数据手册的BootROM章节确认第一启动介质。板载的GD25Q127CSIG是8脚SPI NOR Flash挂在PA23到PA28这组SFC控制器上线序包括SFC_CLK、SFC_D0到D3、SFC_CE0。如果原理图改版时把BOOTSEL电阻挪了位置最常见的现象是串口完全无输出BootROM卡死在初始化。配合启动的还有复位电路原图用的是SGM809复位监控芯片3.3V供电产生低电平复位给T40的POR_CTL。SGM809的复位阈值有不同后缀版本-XXN3这里的参数需要根据实际选型确认它负责在上电电压跌落到阈值以下时强制复位防止SoC跑飞。4.2 接口复用同一组引脚要提前想好用哪个功能T40把大量功能做到了同一组引脚上原理图里MSC1/SPI、UART/I2C、PWM/JTAG这些标注就暗示了复用关系。我按实际模块把关键接口整理如下板载模块使用的引脚组原理图网络特征复用冲突提示MIPI双摄像头RX_DATAP0-3/RX_DATAN0-3、RX_CLKP0/1CAM1/CAM2两个CON20 FPC座CSI lane可按22拆分使用DVP/BT1120PA00~PA22DVP_BT_D0~D15、PCLK、HSYNC/VSYNC与SMB3、EFSYNC引脚复用RMII百兆以太网PB06~PB16GMAC_TXD0/1、RXD0/1、MDC/MDIO原图走RMII不是RGMIISDIO Wi-FiPB17~PB22SDIO_WIFI_CLK/CMD/D0-D3与MSC1控制器共用SD卡PB00~PB05MSC0_D0-D3、MSC0_CLK、MSC0_CMD带SD0_CD_N卡检测调试串口PD24/PD25UART3_TXD/RXD3.3V电平已引出到连接器MIPI摄像头部分是两个0.5mm间距的20脚FPC座J3/J4每一路引出2对数据lane加1对时钟lane两路共用SoC侧CSI控制器的4条lane。这意味着T40的两个摄像头不能同时都以4-lane跑满按2-lane加2-lane拆分是参考设计默认做法。摄像头接口还带独立的MCLK、复位、I2C控制线I2C1和I2C3分别挂两个摄像头另外板上还挂了温湿度传感器走I2C到单独的网络WSD_DC_SENSOR_SCL/SDA。4.3 用串口抓一次完整的启动日志原理图里UART3_TXD和UART3_RXD是从PD24/PD25引出来的网络名叫UART3_3.3V_IO说明这一路串口是3.3V电平可以直接接USB转串口模块。连接后开终端工具# 安装串口工具 sudo apt install picocom # 打开UART3调试串口115200 8N1 picocom -b 115200 /dev/ttyUSB0参数说明-b 115200对应T40默认调试波特率8N1是常见的8数据位无校验1停止位。设备上电瞬间能看到BootROM打印正常启动时串口会依次输出引导信息、内核启动日志。退出picocom按CtrlA再按CtrlQ。如果看到乱码先确认USB转串口模块是3.3V电平版本5V电平的模块会把IO口打坏如果完全没有输出除了BOOTSEL电平还要量UART3_TXD在启动瞬间有没有电平跳变一直保持高电平说明BootROM没跑起来。启动完成后在串口里执行dmesg | grep -Ei ddr|mmc|spi-nor|mtd可以确认DDR容量识别、NOR Flash分区挂载、SD/eMMC枚举顺序是否符合原理图预期。这一步是把原理图和实际固件行为对齐的最快方式。5. 上电时序验证从量电压顺序到收口DDR校准5.1 五路电压轨的实测顺序T40这类SoC对上电时序敏感虽然原理图没有把每路EN脚串成一条硬性时序链但EVB参考设计把EN分别接到不同控制网络实际效果是各DCDC按照负载挂接顺序依次启动。验证方法是用四通道示波器同时抓CPU_0V95、CPU_1V8、CPU_1V5/1V35、VCC_3V3示波器1x探头DC耦合触发电平设在1.0V统一时间基线再对照数据手册的上电时序要求逐项确认间隔。网络标称值量测容差纹波目标CPU_0V950.945V±3%30mV以内CPU_1V81.8V±3%30mV以内CPU_1V5/1V351.5V或1.35V±3%40mV以内VCC_3V33.3V±3%50mV以内VCC_5V5V±5%100mV以内内核0.945V纹波要求最严量测时探头要靠近CPU_0V95的BGA去耦电容焊盘不能直接在DC-DC输出端量中间PCB铜皮的阻抗会把纹波读数压低掩盖真实噪声。DDR电压轨如果要在1.5V和1.35V之间切换改完电阻后必须重新跑一次DDR压力测试不能只改电压就收工。5.2 改版前最后核对的三个器件第一是ZQ电阻R345240R/1%不能为了省物料换成5%精度DDR驱动校准会因此产生偏差。第二是DDR_VREF的滤波电容漏贴会导致运行中随机出现可纠正ECC错误这种问题最容易在低温环境下暴露。第三是BOOTSEL电阻如果SFC NOR和SD卡双启动需求中间改过要确认焊接的是上拉还是下拉启动失败时先量电平再怀疑固件。改板时建议把ZQ电阻、DDR_VREF电容、BOOTSEL电阻的位置标在PCB丝印层首板贴片回来后先量ZQ对地电阻和DDR_VREF电压确认无误再进系统跑一次memtester这样可以把参考设计80%的常见问题挡在上电阶段之外。本文还有配套的精品资源点击获取