FPGA+SoC双芯架构：高速数据采集与波形回放实战解析

简介面向电子、计算机及嵌入式领域学生与工程师的高速数据采集系统设计文档完整覆盖从选题背景、设计指标、方案论证到硬件电路与软件实现的全部环节。系统以二十万赫兹正弦信号为输入采样率设定为二十五兆赫兹利用现场可编程门阵列与片上系统单片机协同工作完成一百二十八点数据采集、先入先出缓存与液晶屏波形回放。文档还细致说明了模拟输入通道、模数转换器、可编程逻辑模块、单片机主程序和频率测量算法的设计思路并结合调试界面给出了误差分析。压缩包仅含一个文档文件大小约三百四十八千字节内容紧凑便于查阅已有七十九人学习下载。文档附带可运行的固件代码、顶层原理图与系统调试结果适合用作高速数据采集课程的课程设计、毕业设计或相关工程项目的直接参考。1. 高速数据采集系统为什么选 FPGA SoC 双芯架构高速数据采集系统里最典型的矛盾是采样率要上 25MHz回放显示却只要 128 个点。单片机自带 ADC 很难稳定跑这个采样率FPGA 单独做又绕不开人机交互、显示刷新这些琐碎活。这个设计用 C8051F360 SoC 单片机和 FPGA 各管一侧FPGA 给 ADS931 提供 25MHz 采样时钟把 128 个转换结果写进内部 FIFO单片机等按键启动信号从并行总线把 FIFO 数据读走在 LCD 上画波形。这样分工解决了高速写入和低速读取的速度匹配也把系统体积压到单板级别。适合正在做 FPGA单片机联合开发、被采样时序卡住的人参考。下面按信号调理、FIFO 读时序、单片机程序三个层次拆开。2. 模拟信号调理与 ADS931 高速 A/D 接口设计2.1 输入指标与调理电路的作用信号源是 200kHz、Vpp0.5V 的正弦波。按奈奎斯特定理25MHz 采样率对 200kHz 信号来说余量非常大抗混叠设计并不难。但换一个角度看采样率越高FPGA 写 FIFO 的时序压力越大所以 25MHz 不是随便定的它既要覆盖信号频率又要让 128 点数据在一次按键触发后快速采完。128 点、25MHz 采样意味着整个采样窗口只有 5.12us单片机完全感觉不到等待。这个节奏决定了后续 FIFO 深度和读时序的设计边界。0.5Vpp 的信号对多数高速 ADC 来说偏小需要先放大、再设置直流偏置。ADS931 这类 8 位并行 ADC 的模拟输入通常要求信号摆动到其参考电压对应的满量程范围。常见做法是用高速运放做同相放大把 0.5Vpp 放大到 1Vpp 左右然后通过电阻网络叠加一个直流电平使波形中心落在 ADC 输入范围的中点上。放大之后还要加一级低通滤波截止频率可以取信号频率的 35 倍再往后送才是干净的模拟输入。不要直接拿信号发生器输出接 ADC 输入引脚否则输入共模范围不够时波形会被削顶LCD 上看到的就是一个平顶的假正弦。调理电路里运放选型主要看增益带宽积。200kHz 信号看似不高但高速 ADC 前级对带外噪声非常敏感建议选增益带宽积在 50MHz 以上的轨到轨运放避免高频毛刺在放大器里被放大后混入 ADC。直流偏置要选低噪声基准源分压电阻阻值不要太悬殊否则偏置噪声会直接叠加到信号上8 位 ADC 的量化台阶会被噪声淹没。2.2 采样时钟为什么要和 FIFO 写时钟共用 CLK0这个系统里 ADS931 的转换时钟和 FPGA 一侧 FIFO 写时钟共用一个 CLK0这是整个设计里最值得留意的决定。ADS931 每个转换时钟上升沿采样一次转换结果经 D0~D7 输出到 FPGAFIFO 也在同一个时钟域把数据锁存进去两侧不存在相位偏差。如果采样时钟和写 FIFO 的时钟不是同源ADC 输出数据相对写时钟的建立时间、保持时间都会超标轻则隔几个点错位重则整帧数据乱掉而且这种错位在示波器上非常难抓。CLK0 取 25MHz可以由有源晶振直接产生也可以由 FPGA 的 PLL 倍频得到。使用 PLL 的好处是相位可控并且与 FPGA 内部逻辑的全局时钟同源布局布线时不容易出现偏斜。CLK0 的占空比尽量接近 50%高速转换器对时钟占空比敏感占空比偏差会直接影响采样时刻在波形上对应位置的抖动。调试时先不要接单片机直接用示波器在 ADS931 时钟引脚上量 CLK0确认频率是 25.000MHz再检查占空比是否在 45%55% 以内。很多采出来的波形抖动偶尔少一个点的问题最后查出来都是时钟源频率不稳而不是逻辑写错。2.3 ADS931 数据锁存逻辑的 Verilog 实现ADS931 的转换结果在 CLK0 上升沿之后要经过一段内部延迟才稳定到 D0~D7 上FPGA 侧不能把数据线直接接到 FIFO而是先用同一个时钟沿把数据锁存到寄存器。下面这段代码是采集启动和 128 点计数的最小实现module ads931_capture #( parameter DATA_W 8 )( input wire clk_25m, // 25MHz 采样/转换时钟 input wire rst_n, // 复位低有效 input wire [DATA_W-1:0] adc_din, // ADS931 D0~D7 input wire start, // 外部启动脉冲 output reg fifo_wr_en, // FIFO 写使能 output reg [DATA_W-1:0] fifo_din // FIFO 写数据 ); reg [6:0] cnt; // 0~127 采样点计数 reg run; always (posedge clk_25m or negedge rst_n) begin if (!rst_n) begin cnt 7d0; run 1b0; fifo_wr_en 1b0; fifo_din {DATA_W{1b0}}; end else if (start) begin run 1b1; end else if (run) begin fifo_wr_en 1b1; fifo_din adc_din; if (cnt 7d127) begin run 1b0; fifo_wr_en 1b0; end else begin cnt cnt 1b1; end end else begin fifo_wr_en 1b0; cnt 7d0; end end endmodule代码逻辑是先等 start 脉冲把 run 置起来随后每个 CLK0 上升沿把 adc_din 锁存到 fifo_din同时拉高 fifo_wr_en。cnt 是 7 位计数器计数范围正好覆盖 0127计到 127 后自动把 run 拉低这样每次按键触发只写满 128 个点不会因为按键未松开而连续写多帧。start 信号和 CLK0 是异步的为了稳妥建议在模块内对 start 打两拍再做边沿检测避免亚稳态出现在下一级 FIFO。否则偶尔会出现第一个点错成随机值、后续 127 个点整体移位的问题。参数说明DATA_W 默认是 8对应 ADS931 的 8 位并行数据clk_25m 就是与 ADC 共用的 CLK0fifo_din 要保持到 FIFO 写允许结束因为 FIFO 内部会在写时钟上升沿采样。如果换用 10 位或 12 位 ADCDATA_W 和 FIFO 位宽必须同步改不然高位丢失以后波形幅度会变成原来的四分之一。下面是本设计里几个关键信号的约定| 信号 | 方向 | 说明 | | CLK0 | FPGA - ADC/FIFO | 25MHz 采样时钟同时驱动 ADS931 和写侧 | | START | MCU - FPGA | 启动一次 128 点采集 | | EOC | FPGA - MCU | 采集完成标志拉低表示一帧数据就绪 | | D0~D7 | ADC - FPGA | 转换结果并行数据 | | fifo_wr_en | 内部 | FIFO 写使能只在采集期间拉高 |EOC 信号建议在 FPGA 顶层用寄存器输出不要用组合逻辑直接拉。cnt 计到 127 时把 EOC 拉低一个周期再恢复为高单片机那边对电平变化的判断就会稳定很多。3. FPGA 内部 FIFO 缓存与 C8051F360 并口读时序3.1 为什么用 FIFO 而不是普通双口 RAM采集链路里存在着天然的速度不匹配写侧是 25MHz 连续写入读侧是单片机一条外部总线指令访问一次。如果选用普通双口 RAM需要同时维护写地址、读地址还要处理两个端口同时操作的冲突用 FIFO 则只需要关心写使能和读使能。本设计的采集长度固定为 128 点FIFO 深度定成 128写满后写使能自动关闭单片机再以低得多的速度依次读出整个缓存逻辑非常干净。FIFO 还天然承担了时钟域隔离。CLK0 域是连续的高速采样单片机外部总线的读脉冲是异步事件两个时钟域之间没有稳定的相位关系。FIFO 的双端口结构把两个时钟域分隔在两侧写侧不受总线活动影响读侧也不受采样时钟影响。这个系统里因为固定 128 点且写满后才允许读满空判断被简化成读完这一帧之前不启动下一帧省掉了复杂的异步 FIFO 空满信号同步逻辑。如果后续要把采集长度从 128 点加大FIFO 深度要按 2 的幂往上选256、512、1024。注意低端 FPGA 的块 RAM 数量有限512x8 的 FIFO 可能就占据小半个器件资源不是只改一个深度参数那么简单。位宽方面本设计 ADS931 输出 8 位FIFO 位宽用 8 位就够如果为了后续做数字滤波可以改成 16 位低位补零但这样读出来以后单片机处理和显示都要相应调整。3.2 FIFO 写端口和读端口的连接方式FIFO 写端口的数据线直接连 ADS931 的 D0~D7写时钟接 CLK0写使能由上面 ads931_capture 模块给。读端口接 C8051F360 的并行数据总线但单片机总线上通常还挂着 LED 寄存器、LCD 控制寄存器多个外设共享总线不能直接把 FIFO 数据输出焊在总线上必须加三态缓冲。三态缓冲的控制和 FIFO 读时钟来自同一个组合逻辑地址译码器把 FIFO 映射到一个独立地址访问该地址时输出片选 CS1CS1 和单片机的 RD 信号相或非后同时作为 FIFO 的读时钟和三态缓冲的使能。用 Verilog 描述这一小段// 读时钟生成CS1 和 RD 都是低有效 // 或非门输出高电平时FIFO 读使能有效三态门打开 wire fifo_rd_clk; assign fifo_rd_clk ~(cs1 | rd); // FIFO 数据输出与三态缓冲 // 假定 FPGA 内部已例化一个 128x8 的 FIFO assign dbus fifo_rd_clk ? fifo_dout : 8hzz; assign fifo_rd_en fifo_rd_clk;这段代码的核心是把低有效的 RD 和 CS1 转换成高有效的读时钟。CS1 和 RD 平时都是高电平或非输出恒为低FIFO 不动作当单片机访问 FIFO 地址时CS1 被拉低RD 出现低脉冲或非输出变高。这个高电平同时让 FIFO 从读端口推出一个字节并打开三态门把数据送上 dbus。注意 dbus 是三态总线空闲时必须输出高阻避免和 LED 寄存器等其他外设发生总线冲突。参数说明fifo_rd_en 直接复用 fifo_rd_clk看上去很直接但 FIFO 的读数据输出通常有读延迟。读使能拉高的第一个周期数据总线上读到的可能还是旧地址的内容所以单片机读 FIFO 时需要用原始代码里那种先空读一次再取有效数据的流程或者调整 FPGA 侧读使能时序。如果用的是现成 FIFO IP配置时不要选 first-word fall-through 模式它会让读数据在使能之前就出现在输出端和上面的组合逻辑放在一起容易多读一个字节。3.3 单片机地址映射与三态总线上的常见坑C8051F360 通过 xdata 指针访问外部存储器空间FPGA 内部的 LED 寄存器、FIFO 分别占用不同的译码地址。代码里addr1LEDENCS; *addr10x01;是往 LED 控制寄存器写值addr1CS1;是把地址指针切到 FIFO 区域。两个地址不能写反否则访问 FIFO 时会选中 LED 寄存器读出来的数据永远是 0x01。读 FIFO 的时序可以归结为单片机执行外部数据存储器读指令RD 拉低FPGA 侧或非门输出高FIFO 出栈一个字节三态门打开数据在 RD 上升沿之前稳定到总线上。下一个周期单片机把这个值存入数组。实际项目中这个流程经常出问题的地方不是逻辑图而是端口配置连接 RD 的引脚如果被复用为模拟输入或推挽输出RD 高低电平会被外部电路拉到一个不确定电压或非门输出跟着抖动读到的数据就时对时错。| 信号 | 属性 | 作用 | | CS1 | 低有效 | 地址译码器输出选中 FIFO | | RD | 低有效 | 单片机外部读命令 | | fifo_rd_clk | 高有效 | CS1、RD 或非结果 | | OE | 高有效 | 三态缓冲输出使能与 fifo_rd_clk 同步 | | dbus[7:0] | 双向 | 单片机并行数据总线 |检查这个环节有一个快速方法用示波器同时抓 CS1、RD 和 dbus单片机连续读 FIFO 时CS1 和 RD 的低脉冲次数必须和读数次数相同如果 CS1 恒定低、RD 没有脉冲说明地址总线上选中的不是 FIFO 所在区域如果 dbus 在 RD 低脉冲期间一直有信号变化但值不稳定先看三态门使能接线再看端口模式配置。提示如果读到的数据每个点都相同优先怀疑 FIFO 读时钟没有变化也就是 or 非门输入始终有一个是高。用直流电压挡分别量 CS1 和 RD两个都是高电平时 fifo_rd_clk 才应该是低。4. C8051F360 主程序与 128 点波形回放实现4.1 主程序流程初始化、按键触发与数据搬运C8051F360 是一颗带 8051 内核的 SoC 单片机片内集成多种模拟外设但这个设计里它不直接参与高速采样只做控制调度和波形显示。上电后先 InitDevice 初始化系统时钟、端口和中断再 InsitiLcd 初始化 LCD最后进入 while(1) 循环扫描按键。按键中断把 keycode 写入公共变量主循环检测到 keysign 标志后开始处理这样 LCD 刷新再慢也不会丢掉按键事件。下面这段代码是主循环的核心功能是检测 K0 键后启动采集并把 FIFO 中的 128 个数据搬进 WaveData 数组#define LEDENCS /* 按实际译码器地址填写 */ #define CS1 /* 按实际译码器地址填写 */ void main(void) { uchar xdata *addr1; uint i; float f, ts; int up, down, m, n; up down m n 0; f 0.0f; ts 0.04f; // 采样周期 0.04us对应 25MHz InitDevice(); InsitiLcd(); DispHan(hanzi10, 0x80, 0x10); addr1 (uchar xdata *)LEDENCS; *addr1 0x01; // LED 寄存器置数验证总线连接 START 0; EOC 1; while (1) { if (keysign 1) { keysign 0; if (keycode 0x00) { // K0 键启动采集 START 1; while (EOC 0); // 等待 FPGA 采满 128 点 START 0; addr1 (uchar xdata *)CS1; while (EOC 1) { // 跨过 FIFO 读延迟 WaveData[0] *addr1; } for (i 1; i 128; i) { WaveData[i] *addr1; // 连续读 FIFO } ShowWave(); // LCD 波形回放 } if (keycode 0x01) { // K1 键显示频率 InsitiLcd(); xiaoshu(f, 0x93); } } } }代码逻辑分三段K0 按下后 START 拉高FPGA 开始采集单片机用while (EOC 0)等住EOC 拉低表示 128 个点已经全部写入 FIFO随后地址指针切到 CS1 区域连续读 128 次完成数据搬移。while (EOC 1)这段轮询是工程里用来屏蔽 FIFO 读延迟和第一个无效数据的手段实际调试中最容易卡在这一行。建议先用示波器看 EOC 的极性如果 FPGA 输出低电平表示采集完成但不能同时表示 FIFO 非空那么这个循环条件就要改成按数据帧进度判断不要用同一个信号承担两个语义。参数说明ts 是采样周期25MHz 对应 0.04us这个值直接参与后面的频率计算。START 和 EOC 是通过位变量直接映射到 FPGA 端口的C8051F360 写 START 时实际是在操作某个通用 IO 或锁存器地址xdata指针只是访问外部总线的一种方式。宏 LEDENCS 和 CS1 的地址由 FPGA 顶层译码器决定不同设计里完全不同移植时先对着原理图把地址核对一遍。4.2 频率测量算法相邻峰谷索引与公式换算系统里附带了一个频率测试显示功能原理是在 128 点波形数据中找到相邻的极大值点和极小值点用两个下标差值估算信号周期。ts 的单位是 us所以相邻峰谷之间的时间差是 |m-n|*0.04us。峰谷之间实际上是四分之一周期完整周期是 4 倍时间差频率就是它的倒数if (m n) { f 1.0f / (4.0f * (m - n) * ts); // 单位 MHz } else { f 1.0f / (4.0f * (n - m) * ts); }这里最容易出错的是单位。ts 用 0.04us 代入算出来的 f 单位是 MHz200kHz 正弦波显示应该是 0.2。如果调试时显示 200说明 ts 被当成 0.04s 来算了单位换算差 1000 倍。另外m 和 n 相等时公式除零代码里要先做保护差值为 1 时频率是 6.25MHz显然超出输入范围也要在上限处做过滤。原程序里峰谷查找用的是i和i-2比较而不是相邻点比较。这样做的原因是 8 位 ADC 量化噪声在信号幅度小时比较明显逐点比较会把量化台阶当成峰谷隔一点比较能在多数信号幅度下避开短周期抖动代价是峰谷检测精度下降半个采样点。对于 200kHz 信号一个采样点 0.04us半个点只影响 0.4% 的频率误差可以接受。| 变量 | 类型 | 用途 | | WaveData[128] | uchar 数组 | 缓存一帧波形 | | m, n | int | 相邻峰谷点索引 | | ts | float | 采样周期0.04us | | f | float | 计算频率单位 MHz | | keysign | bit | 按键中断置位标志 | | keycode | uchar | 当前按键编码 |4.3 LCD 波形回放与后续上传的思路LCD 回放是把 WaveData 的 128 个点映射到屏幕列坐标纵坐标按信号幅度映射成 LCD 行像素。原始工程里 InsitiLcd、DispHan、ShowWave 都是基于 C8051F360 端口扩展实现的移植到别的 LCD 时初始化序列里的偏压设置、扫描方向、写字模的取模方向这几个参数最容易出问题。如果波形上下颠倒把 Y 坐标计算公式里的减号改成加号或者反转扫描方向即可。ShowWave 每次清屏后重绘波形以 LCD 的写入速度一帧波形刷新需要几十毫秒这期间主循环被阻塞。按键触发单次刷新没问题但想变成连续滚动显示就需要把波形数据做成双缓冲前台显示上一帧后台等 FPGA 采集当前帧。如果想把波形上传到计算机做离线分析最简单的是把 EOC 中断接出来当采集完成时通过串口或 USB 转串口芯片把 WaveData 发走不需要改动 FPGA 侧读取时序计算机端用串口助手就能收到 128 个字节。注意K1 显示频率时不要直接用 float 在中断里做乘除8 位单片机的 float 运算耗时较长放在主循环里做显示时用 xiaoshu 函数只取需要的几位小数。5. 系统调试要点从波形偏移到频率误差5.1 上电后先确认 CLK0 和 EOC 的极性很多 25MHz 采集链路的问题不在算法而在时钟和握手信号。上电后先用频率计测 CLK0确认是 25.000MHz 而不是 24.5MHz 或 25.5MHz。接着用示波器触发 START看 EOC 是否在 128 个采样周期后拉低如果 EOC 从未变化回头查 FPGA 里计数器位宽cnt 写成了 6 位会在 63 个点后就截断LCD 波形只有半屏。如果 EOC 极性和单片机代码判断相反最典型的症状是程序卡在 while 等待循环里出不来。建议把 FPGA 顶层输出的 EOC 打两拍再给单片机组合逻辑输出的电平即便时序仿真正常接上负载后也可能出现毛刺。5.2 频率显示偏大先查基准时钟200kHz 信号显示 0.21 而不是 0.20不一定是测频算法差。先把公式里的 ts 代回ts 被固定写成 0.04us如果实际 CLK0 是 26.25MHz真实采样周期是 0.038us公式算出来就会偏大约 5%。所以出现稳定比例偏差时与其调算法不如先重新标定 CLK0再把标定后的周期写进 ts 常量。另一个误差来源是 128 点窗口对 200kHz 信号来说只有一个多周期峰谷索引 m、n 各差一个点结果就差约 0.8%。现场验证时用标准信号源从 100kHz 到 500kHz 扫一遍记录每个频点显示值如果误差随频率线性变大优先怀疑 ts如果误差规律漂移再检查峰谷检测逻辑。5.3 想继续优化把测频挪进 FPGA要把显示精确到 1kHz 以下单片机峰谷法会力不从心。常见做法是在 FPGA 里做等精度测频用 CLK0 作为基准时钟被测信号作为闸门触发源在一个完整信号周期里同时数基准时钟周期数和信号周期数再把计数结果换算成频率。原 FIFO 采集逻辑不用动只需在 FPGA 里加一个测频模块单片机通过几个寄存器读回计数结果。验证办法是把 CLK0 降到 10MHz信号源输出 100kHz 方波如果显示 0.1000MHz说明闸门和计数逻辑正确如果显示 0.1250MHz大概率是基准时钟和闸门不同步检查两路信号是否经过跨时钟域处理。改到这一步按键触发、128 点回显部分仍然保持原样整个系统的读取链路不需要重写。本文还有配套的精品资源点击获取