PCB设计DRC报错：Clearance Constraint间距违规定位与修复

干过 PCB 设计的应该都有过这种时刻板子画得差不多了顺手跑一次 DRCDesign Rule CheckMessages 面板瞬间蹦出一大排Clearance Constraint红色小三角齐刷刷一片第一反应是“完了哪里又短路了”。其实真别慌这个报错是 Altium Designer 里最常见、也最好定位的一类规则违规它说的不是短路而是“两个导电对象离得太近低于你设定的间距规则”。AD18 和 AD21 的界面虽有细微差别但定位和修复思路完全一致。这篇文章我就从 Messages 面板怎么读、违规对象怎么找、间距规则怎么设三个层面把这件事彻底讲透。我见过太多人卡在第一步看到报错双击跳转过去结果画面一闪根本不知道高亮的那个东西是啥再回来 Messages 面板时又找不到那条记录了。更常见的误区是很多人直接去把规则里的间距改小把 10mil 改成 6mil报错消失就以为万事大吉结果板厂打样回来发现细间距位置短路或者耐压不够。所以这篇文章不只是教你“消除报错”而是教你“看清报错背后的逻辑”然后对症下药。新手照着做能解决问题老工程师也可以借此把 Rule Set 规范化一点减少后期反复改板。1. Clearance Constraint 到底在报什么——别把 DRC 当“找茬”很多第一次接触 DRC 的工程师会把Clearance Constraint误当成“物理短路”。其实它和Short-Circuit Constraint是两回事。短路报错是“该连的没连不该连的连上了”而 Clearance 是“两个不该接触的对象虽然没接触但距离小于你规定的最小值”。这个最小值的背后是两个完全不同的维度第一是电气安全第二是制造工艺。1.1 间距检查背后的电气逻辑从电气角度讲两个网络之间必须有足够的空气距离和沿绝缘层的爬电距离。比如 220V 的电源区域和低压控制信号之间如果间距太小空气在高电压下可能被击穿形成放电通道。这就是为什么工业控制板卡的电源区域和信号区域要设置约束规则比如 0.5mm/1mm 甚至更大。安规方面有不同标准不同标准对距离要求不一样但大体上高电压区域间距要远大于普通信号网络的间距。从制造角度讲PCB 厂家的蚀刻精度、良率和工艺能力决定了最小线间距。普通工艺 6mil约 0.15mm是很多板厂的底线稍微复杂一点的 BGA 板卡可能做到 4mil 或 3.5mil但成本会上去。如果你把规则设成 3mil然后板厂告诉你“做不了”你会发现还得回来改规则前期为什么不能一步到位这就是规则设计最初的战略问题。1.2 AD 的判定模型规则优先级和错误生成AD 的 DRC 引擎不是一个“规则一刀切”的逻辑它有一整套规则匹配体系。你可能只看到了最小间距 10mil 的默认规则但实际项目里还可能有网络类规则、区域规则、对象规则等多层规则同时生效。ADR 判定的时候遵循“优先匹配局部规则、命中后就不再往全局规则走”的逻辑。具体到 Clearance Constraint它由三要素组成第一个对象的类别比如 Track 走线、Pad 焊盘、Via 过孔、第二个对象的类别、以及最小间距数值。当实际间距小于 Rule 中设定值时DRC 就会生成一条 Violation同时把它放行到 Messages 面板中显示。提示AD18 和 AD21 的 Messages 面板在本质上没有区别只是深色/浅色 UI 看起来不一样。后面的操作对两个版本都适用。理解了“这是距离问题不是短路问题”之后你至少不会慌。接下来要做的就是搞清楚这条报错具体发生在哪个坐标、哪两个对象之间。2. Messages 面板逐行拆解先学会读报错再谈修“Messages 面板”这个词很多人只知道在右下角 Panels 按钮里点出来但从来没认真看过每一列的字段含义。其实如果读懂了每一列你已经能猜出大概是哪类问题。AD 的 DRC 报错消息每一行包括类别、消息内容、文档、时间等真正有用的信息浓缩在 Message 文本里。2.1 面板每一列的真实含义打开 Messages 面板的方式很简单右下角Panels按钮 → 勾选Messages。如果刚跑完 DRC 但面板是空的看下是否切到了其他类别的消息。一般 DRC 的报错会归在Electrical或Rule Violations类里面板顶部有过滤下拉别选错了分类。面板中的关键列主要有这几个Category违规类别。Clearance Constraint 归在Electrical下。Message实际报错文本比如 “Clearance Constraint: (0.254mm 0.3mm) Between Track (…Top Layer) and Pad (…Bottom Layer)”。Class所属对象类常见的如PCB Rule Violation。Document来源文件即你当前的.PcbDoc。Source很多时候显示的是规则名例如Clearance_1、Clearance_PWR等方便看出命中的是哪条规则。StatusWarning或Error的严重等级这取决于你在规则里设置的是 Error 还是 Warning 优先级。很多人会忽略 Source 这一列认为它只是规则名无所谓。但实际诊断时它非常有价值。比如同时存在Clearance和Clearance_PWRGND两条规则报错行显示的是Clearance_PWRGND说明违规对象发生在特殊网络类之间而不是全局规则的问题。2.2 一条典型报错的完整解读我随便拿一条真实项目里的报错举例Clearance Constraint: (0.127mm 0.3mm) Between Track (140.79mm, 55.3mm) on Top Layer and Via (141.2mm, 55.1mm) on Multi-Layer拆开看就是你至少能获得以下信息实际间距 0.127mm要求最小间距 0.3mm差距相当大。违规对象一是 Top Layer 上的一段走线坐标在 (140.79mm, 55.3mm)。违规对象二是一个 Multi-Layer 的过孔坐标在 (141.2mm, 55.1mm)。严格来说坐标精确到 mil 级别就行。你双击报错行AD 会直接把你带到这两个对象附近同时高亮违规对象。但这里有个细节AD 的视图缩放级别可能太远或者高亮颜色不明显。如果双击后画面没反应点击一下 PCB 编辑器窗口让焦点切换回来再按快捷键EAEdit → Move 的快捷菜单里也有或用鼠标滚轮放大到合适级别。注意如果规则的 Message 文本里没有显示坐标通常是因为规则设置时勾选了显示选项或者版本差异。碰到这种情况可以用后面介绍的 PCB 面板面板来定位。Messages 面板虽然能给出坐标和对象类型但它不会告诉你“哪条网络”违规。你还需要再做一步通过双击跳转在高亮的对象上查看所属网络点一下走线按键盘上的 F2 或直接在 Properties 面板看 Net这样才能知道是哪个网络之间发生了冲突。这部分是基础中的基础但很多人跳过了“读文本”这一步直接双击找位置导致定位效率极低。我的建议是养成先扫描一遍 Message 文本的习惯特别关注Between后面的对象类型和层信息脑海中先形成画面再去 PCB 上看会快非常多。3. 从报错到坐标三种定位违规点的实战路径读懂了报错下一步就是在 PCB 上精准找到违规点。AD 提供了好几种方式各有适用场景。我用三个方法按“暴力程度”从高到低讲。3.1 双击跳转与高亮——最直接的暴力查找在 Messages 面板中双击任意一条 Clearance Constraint视图会跳转到对应位置并默认高亮违规对象。如果高亮不明显可以在双击跳转后按键盘]键循环切换高亮显示模式正常、变暗且高亮、只显示高亮对象等。但这种方式有一个毛病在有大量相似违规的板子上你双击一条、处理一条效率很低且容易看漏。它适合整板只有零星几条违规的情况比如规则的数值调整后只剩两三个报错。如果你发现整个板子有几十条甚至上百条违规千万别一条条双击那样会崩溃。正确做法是先把违规分类哪些是同一网络对同一网络的、哪些集中在某一区域然后再决定是调整规则还是移动对象。这时候就需要第二种方法。3.2 PCB 列表与面板过滤——批量定位同类违规AD 有一个非常强大的工具PCB面板快捷键PCB或点击右下角 Panels 按钮选择 PCB。在这个面板的顶部下拉框中选择Violations你会看到整个板子上所有违规的列表。列表会按类型分组比如 Clearance Constraint、Short-Circuit Constraint、Un-Routed Net 等展开当前类型下面就是每条违规的详细子项。这个面板和 Messages 面板最大的区别是它直接和 PCB 数据库绑定可以做到“点击即选中对象”。你点某个违规子项PCB 上的违规对象会被选中想批量处理的话按住 Shift 或 Ctrl 连选多条再右键选择跳转或高亮就可以一次定位多个区域。而且这个面板还支持按网络、按区域过滤。比如你只关心某个 BGA 区域附近的 Clearance可以先框选这一区域再打开这个面板勾选“Selection Filter”列表里就只剩选中区域内的违规。这个方式在局部整改时非常好用尤其适合处理 BGA 出线、密集连接器附近的间距问题。3.3 ShiftF 相似对象筛选——处理密集板卡的最优解第三种方法更适合已经搞清楚“是哪一类对象之间发生的违规”之后想快速把所有同类违规都扫出来。比如你发现报错全部是“Track 和 Via 之间的 Clearance”而且都集中在某个网络类之间。此时可以随便点击其中一个违规走线按Shift F打开Find Similar Objects对话框按以下设置Layer选择 SameNet选择 SameObject Kind选择 Same点击 OK 后AD 会在 PCB 上把所有同网络、同层的走线一次性选中。如果你希望选中后直接在 PCB List 里查看可以顺手打开属性面板或 PCB List 面板快捷键F12就能看到选中对象的坐标、宽度、所属网络等信息从而判断哪些线需要绕开哪些过孔需要挪位置。这个方法在 AD21 里尤其好用因为 AD21 的编辑器对选中对象的实时高亮和面板联动做得比 AD18 更顺滑。但逻辑是一样的都很适合“批量排查、批量移动”。顺便提一句如果你只想快速定位但不希望走线被误选用“过滤器Filter”更安全。在 PCB 编辑器里直接按F11打开过滤器面板勾选Clearance Constraint类型然后把鼠标移到画面上所有非违规对象会被自动调暗调淡你就能一眼看清违规点的分布密度和区域。这个技巧特别适合新手熟悉板卡报错分布。4. 修复前的关键一步间距规则到底该怎么设定位到违规点之后你面临一个选择是挪走线、挪过孔去满足规则还是改规则去放宽间距限制很多新手不管三七二十一先改规则但这是分情况的。如果只是少数几个点因为绕线困难而轻微违规且工艺允许改规则是合理的。如果整片区域大量违规那大概率是规则设置不合理或布局布线阶段就没有留够空间这种时候你要先反思规则本身。4.1 全局规则、网络类规则与 Query 局部规则AD 的 Clearance 规则可以有多个按优先级从高到低。最基层的是默认规则Clearance Constraint它管住所有“没有被更高级规则命中”的对象间距。推荐的项目规则结构是这样的全局规则所有对象间距 0.15mm6mil或 0.2mm8mil根据你的板厂工艺能力来。电源网络类规则比如把 5V、3.3V、VBAT 等电源网络建一个PWR网络类设置它们与普通信号的间距为 0.3mm。高压安全规则如果你的板子涉及 220V 市电区域那么这一区域的间距要设置得更大可以在规则里用区域约束Room或网络类组合设成 0.5mm 甚至 1mm。特殊器件规则比如 BGA 区域、连接器密集区域可以设置局部规则只对某些元器件范围内的对象生效。用 Query 表达式可以完成非常精确的局部规则。比如(InComponent(U1) Or InComponent(U2)) And (IsPad Or IsTrack)就是只对 U1、U2 范围内的焊盘和走线生效。写好后点击Advanced或Query Builder检查一下语法是否有效。AD18/21 的 Query Builder 对新手还算友好勾选条件就能生成。4.2 常见规则组合电源网络类、高压安全间距、过孔焊盘具体到实际项目我推荐至少建立以下几类间距规则规则名称约束对象间距值适用场景Clearance_All所有对象0.15mm全局底线Clearance_PWRPWR 网络类与其他0.3mm电源网络和信号网络Clearance_HVHV 网络类与其他1mm220V 高压隔离区域Clearance_ViaPadVia 与 Pad0.25mmBGA 出线或过孔密集区域Clearance_Component特定元件区域0.2mm连接器/接口周围使用网络类的好处是你可以一边画板一边给网络分类不需要通过规则区匹配具体网络名后期维护也方便。设置网络类的位置在Design菜单 →Netlist→Configure Physical Nets下面或者在 PCB 面板的Nets模式下右键选择Add Class类管理对话框。有一点要特别注意规则优先级设置。打开Design → Rules左下角会显示规则优先级列表最上面的是最高优先级。如果你设置了多条规则一定要检查 Clearance 规则列表的排列。曾经有项目就因为电源规则排到了全局规则下面导致所有电源和信号之间的违规没被规则约束最终 DRC 报出几千条错误。5. 四类真实工况下的违规案例与修复过程只讲规则不讲案例始终觉得隔了一层。下面我拆解四个我在实际项目中遇到的场景它们基本覆盖了大多数 Clearance Constraint 报错的来源。5.1 案例一整板信号网络对 5V 电源全部报错现象跑完 DRCMessages 面板刷出几百条 Clearance Constraint全部指向同一个电源网络比如5V网络。双击跳转后看到电源走线和附近信号线间距只有 0.15mm但规则要求 0.3mm。排查思路先看 Source 列确认命中的是哪条规则。如果报错对应的规则名是Clearance_PWR那说明规则本身没问题是布线上确实没留够距离。此时选择只有两个要么把信号线挪开要么把电源走线变宽并远离信号线如果整板空间实在紧张可以评估是否把Clearance_PWR改为 0.2mm但这要先和板厂确认工艺不能拍脑袋。有个实战技巧如果电源网络在整板走得很密集那多半是电源没做成平面层而是用走线在信号层上“绕”导致它和所有信号都有交叉靠近的可能。遇到这种整板大面积报错先别急着挪线重新回到布局阶段考虑给电源一个完整的平面层或足够宽的短通道比在 DRC 阶段零敲碎打高效得多。5.2 案例二BGA 出线区过孔与焊盘近到 3mil现象BGA 扇出之后一些 Via 的外边缘和相邻 BGA 焊盘之间的距离低于规则值报出一片 Clearance。这种报错通常集中在芯片底部视觉上非常密集。排查思路如果是 BGA 本身的设计导致出线困难往往需要利用局部规则。比如仅针对这个 BGA 元器件范围设置Clearance_ViaPad让过孔和焊盘的间距容忍值放宽一些。但放宽的幅度不能超过板厂能力。比如工艺极限是 3.5mil你就不能把它放宽到 3mil。反过来如果当前设计已经做到 4mil而规则要求 6mil那可以针对该区域改成 4mil这是合理的局部放宽。有个更实用的技巧在 BGA 扇出时使用 AD 的Route Guide或Auto-interactive Routing使差分对/常规走线尽量沿着焊盘的 45 度方向引出不要让走线贴焊盘边缘平行走太远。平行走线段的间距才是真正的风险点。5.3 案例三敷铜铺完之后新报出一批 Clearance现象板子布线阶段 DRC 正常但铺铜之后突然多出几十条 Clearance都在敷铜边缘或过孔附近。排查思路这是非常典型的问题。敷铜Polygon Pour在未重新铺铜Repour之前DRC 不会评估它的间距。一旦你做完最后的敷铜DRC 就会把它当成一整块对象来检查。报错来源一般是敷铜和信号走线太近或敷铜和不同网络的过孔太近。也可能和目标网络的连接方式有关系比如铺铜连接到了 GND但Power Plane Connect或Thermal Relief的设置不合理导致敷铜边缘和焊盘间的空隙小于规则。处理上先选中敷铜区域按T → G → RTools → Polygon Pour → Repour All确认敷铜已经是最新状态。然后重新 DRC如果仍有报错就要看具体位置是敷铜和走线近还是敷铜和过孔近。如果是边缘局部靠近可以把敷铜的边缘在相应位置用Slice Polygon Pour切掉一部分如果是大量接近说明敷铜和底层信号之间普遍存在间距不足这时候就要检查敷铜区的 Net 设置或者给敷铜和信号网络之间建立更严格的 Clearance 规则。这里有个容易踩的坑在敷铜内部打了几个 GND 过孔敷铜和过孔是同一网络的按理说不应该报 Clearance但如果过孔网络名和敷铜网络名有一处空格或大小写不一致AD 就会认为它们不是同一网络于是报出违规。排查时优先确认网络名一致。5.4 案例四双面放置元件造成的底层间距冲突现象板子单面时 DRC 全绿把元件放到背面后报出一堆 Clearance而且都出现在通孔元件的焊盘与底层走线之间。排查思路双面布局时常见的问题是背面的贴片元件或走线和正面的通孔焊盘在空间上重叠或距离过近。由于通孔焊盘在每一层都有电气连接所以即使正面焊盘和背面走线隔着板子它们之间也要满足间距规则。处理办法很简单检查正面该焊盘所在位置附近是否有底层网络完全不同的走线从旁边穿过。如果有优先调整底层走线让它绕开焊盘区域至少一个安全间距。如果是背面元件摆放太靠近正面的 BGA 焊盘那就需要重新调整元件位置。这种问题最好的解决方案是在布局阶段就开启Board Planning Mode或显示所有层的间距检查不要等布线完成后再来“排雷”。6. 让 Clearance 报错从“天天见”到“偶尔见”的工程习惯最后这部分是干货中的干货都是我在项目里踩过坑之后总结出来的习惯。说实话Clearance Constraint 频繁出现往往不是某一根线画错了而是规则体系和检查流程出了问题。6.1 DRC 前自查清单我分享一个自己的流程给你作个参照是每次投板前必做的先TDRTools → Design Rule Check跑一次完整 DRC把所有违规导出来按类型分组。对每条违规先判断它属于“规则设置不合理”还是“实际布线有问题”。前者改规则后者改布线。如果同一类违规超过十条优先考虑规则是否过严而不是逐条修。修完一轮后重新跑 DRC确保没有新增违规。特别检查敷铜是否已 Repour敷铜网络命名是否一致。确认规则优先级列表避免高级规则被低级规则覆盖。6.2 规则模板的保存与复用AD 允许把规则导出成.RULE文件或者直接从其他项目导入。推荐的做法是把一套调试好的规则组合存为模板新项目启动时直接导入然后只需要微调加工艺相关的间距值即可。这样能避免每做一个项目就从零开始设置规则也减少因为漏设某条局部规则导致的 DRC 漫天报错。保存位置在Design → Rules对话框中右键选择Export Rules。导入则选择Import Rules。有条件的团队还可以把规则文件放在共享目录下统一版本管理。6.3 几个值得保留的辅助技巧在布线的过程中可以定期开一次“快速 DRC”在线 DRC 默认开着但有些规则检查只有在批处理模式才会执行花十秒钟排除大问题不要等到板子全画完再一次性检查。用Design → Rules → Electrical → Clearance时把“Minimum Clearance”改成你真正想要的值不要保留诸如 0 或者 0.0254mm 这种极端默认值因为很多人手滑设成 1mil 之后后面所有 DRC 结果都会失真。如果板子上有螺丝孔、安装孔且是非金属化孔建议在规则里用IsBoardCutout或IsNPTH排除掉它们否则机械孔和走线之间的间距也会误报。在 AD21 中可以用Tools → Design Rule Check → Generate Report把违规输出为文本报告方便归档或作为复盘资料。说到底Clearance Constraint 只是 DRC 的一类常见报错它不是洪水猛兽。遇到它的时候先读消息再定位再判断是改规则还是改布线最后别忘了确认工艺可行性。我见过不少工程师被它吓住也有人养成了“只要报错就改规则”的坏习惯这两种极端都不可取。真正有效率的人会把规则体系和检查习惯建立好让 Clearance 报警变少、变得可控。最后再分享一个小经验每次改完规则或者挪完线我都会更新一个Version标记比如在 PCB 的字符串层上加一个“REV A.2”字符串同时把那一次 DRC 报告截图存档。后面如果生产出来有问题往回排查时你能很清楚地知道是哪一版调整导致了新报错。这个习惯在多人协作项目中尤其管用它能在 Clearance 报错之前就先帮你挡掉很多规则混乱的问题。