TIE Cell深度解析：从悬空输入到先进工艺下的可靠性设计

芯片里有这么一类单元几乎没人会在方案评审时专门给它一份单独的 PPT但一旦它出问题带来的就是整个模块功能失效、静态功耗超标甚至流片后的可靠性风险。这就是 TIE Cell也就是 Tie-High / Tie-Low 单元。它的职责简单到有点令人怀疑在一根可能悬空的数字输入上稳定地输出一个固定的逻辑“1”或者“0”。我之前在先进工艺节点下做过好几颗 SoC每次看到后端报告里 TIE Cell 数量动辄几千上万时都知道这绝不是“凑数”的单元。相反它承担了芯片里最容易被忽略、但物理上最要命的工作消灭悬空输入。这篇不聊泛泛的概念直接拆开 TIE Cell 的内部电路、先进工艺下的可靠性威胁以及从 RTL 到 GDSII 落地时那些实操细节和踩坑经验。1. 悬空输入一颗芯片里最容易被忽视的“定时炸弹”1.1 不是没接好是整个逻辑状态都悬了我们先说“悬空输入”到底意味着什么。数字电路里任何 CMOS 门的输入都是 MOS 管的栅极而栅极和沟道之间隔着一层栅氧化层。对于正常导通或截止的逻辑门栅极电压由前级输出驱动要么接近 VDD要么接近 VSS总有一个确定电平。但如果这根信号在某条路径上没有任何驱动源栅极就成了一个浮空节点。这个节点不是没有电压而是电压完全由漏电流、耦合电荷和周围导线串扰决定。你可以把它理解成一根既没接水管也没堵死的水管管子里剩多少水取决于天气、温度、旁边会不会滴水进来。芯片上的浮空栅极也一样电位往往落在中间区域处于输入阈值附近。这下问题就来了。CMOS 反相器的输入一旦落在中间电平PMOS 和 NMOS 可能同时处于导通状态形成从 VDD 到 VSS 的直接通路。这就是短路电流或者说 crowbar current。单个门还好一颗芯片上如果有几百上千个浮空输入同时处在这种状态静态功耗会直接飙到让整个低功耗方案失效。更麻烦的是逻辑不确定性。仿真工具对悬空节点的默认处理往往是 X 态这个 X 会像滚雪球一样传播到状态机、控制逻辑、数据路径里导致综合、仿真和实际行为不一致。我一直强调一句话流片之前X 态是仿真问题流片之后X 态就是芯片 bug。TIE Cell 的引入就是在源头把“悬空”这种不确定状态全部钉死。1.2 悬空输入怎么触发漏电和闩锁除了功耗和逻辑 X 态悬空输入在物理层面还有两个更隐蔽的风险漏电路径和闩锁Latch-Up。先说漏电。当栅极电压浮在 VDD 和 VSS 之间时不仅当前级的 PMOS/NMOS 同时导通还会让输入保护结构里的二极管处于微妙的正偏状态。尤其在先进工艺下栅氧化层极薄甚至存在隧穿漏电。如果浮空节点恰好在某一时刻被外部噪声耦合到很高电位或很低电位栅氧化层可能承受超过额定的电压应力长时间工作后积累损伤最终导致器件阈值漂移、漏电增大严重时栅氧击穿。再说闩锁。CMOS 工艺里天然存在寄生 PNPN 结构相当于一个可控硅。正常情况下只需要保证所有衬底和阱区都有可靠偏置就能让寄生三极管始终处于截止状态。但浮空输入有一个特点如果它耦合到某个瞬间比 VDD 还高的电压比如来自 IO 区的过冲、邻近高速信号的串扰这个过压会通过输入电路注入到 N 阱或 P 阱给寄生 PNPN 提供触发电流。一旦可控硅被触发导通VDD 到 VSS 形成低阻通路芯片可能在毫秒级时间内因大电流而烧毁。所以 TIE Cell 解决的不只是一个“数字逻辑没定义”的问题而是从电路物理层面避免浮空栅造成的漏电路径、过压应力和闩锁风险。这也是为什么半导体工艺库厂商必须单独提供 TIE 单元而不是让你后端自己用普通逻辑门凑数。2. TIE-High / TIE-Low 内部长什么样为什么不能拿普通门代替2.1 Tie Cell 的基本电路结构标准单元库里的 TIE Cell 通常有两种Tie-High输出恒为逻辑 1和 Tie-Low输出恒为逻辑 0。它们的内部电路看起来并不复杂但设计时要考虑很多物理因素。一种典型的 Tie-High 结构是输入端被内部电路拉到固定偏置再经过反相器链整形输出稳定高电平。出于可靠性考虑TIE 单元内部需要一个类似于电源钳位或限流的结构防止 ESD 事件时过大的瞬态电流直接冲击内部晶体管。业界常见的做法是使用一个弱上拉器件结合反相器缓冲器让输出既保持稳定的高电平又具备足够的驱动能力。从标准单元视图中看TIE Cell 的输入引脚往往会被工具标记为“逻辑固定”。它的输出可以接到任意需要定电平的信号端口比如异步复位端、测试模式选择端、某些常开模块的时钟门控使能端。Tie-Low 单元与之类似只是输出恒定低电平。在 Verilog 网表里TIE Cell 的例化通常是这个样子// 实例化一个 Tie-High 单元输出恒为 1 TIE_HIGH_CELL U_TIE0 (.Y(n_test_mode_en)); // 实例化一个 Tie-Low 单元输出恒为 0 TIE_LOW_CELL U_TIE1 (.Y(n_scan_rst_b));后端工具在布局布线之后如果发现某个输入引脚没有真实逻辑驱动会自动插入 TIE Cell 来保证连接完整性。但需要留意的是库里的 TIE 单元通常不只一种驱动强度。驱动强度弱的面积小、功耗低适合负载很小的复位端驱动强度大的适合长走线、多负载场景。选型不对会导致后续驱动不足或者功耗浪费。对比维度Tie-HighTie-Low输出逻辑恒定 1恒定 0栅极偏置内部钳位到高电平内部钳位到低电平失效风险PMOS 长期承受反向偏置应力NMOS 长期承受反向偏置应力常见用途测试模式使能、关闭路径控制扫描复位、未用模块的复位信号面积功耗与驱动强度正相关与驱动强度正相关2.2 直连电源、上拉电阻、普通逻辑门为什么都不行有人会问我不就是想要一个固定电平吗直接把信号拉个导线到 VDD 或者 VSS 不就行了很多刚接触后端设计的工程师都这么想过。实际在先进工艺下直接连电源或地是极为危险的做法。第一直接连电源没有 ESD 保护路径。芯片在制造、封装、测试和使用过程中都可能遭遇静电放电事件。正常的信号输入都有专用的 IO 保护结构比如二极管钳位、电源到地的 ESD clamp 电路。如果你把一根内部信号直接接到 VDD等于给外部静电提供了一条直通核心逻辑的路径。TIE Cell 内部会专门考虑 ESD 电流路径避免大电流直接冲击栅氧化层。第二直接连电源会让电迁移EM规则很尴尬。电源网络和信号网络的 EM 规则不一样信号线如果长期承载从电源网络灌入的电流在先进工艺下很容易违反金属 EM 寿命约束。TIE Cell 作为标准单元其内部布线和输出驱动已经按照信号网络规则做过完整性设计可以直接接入后端流程。第三用普通逻辑门凑数不行。如果你用一个反相器把输入接地输出确实恒为高。但反相器的输入引脚仍然可能受到地弹、噪声影响而且输入引脚如果悬空或者连接不当同样存在浮空风险。更重要的是普通逻辑门没有专门针对恒定输入场景做栅氧化层应力优化长期工作在固定偏置下老化特性往往比专门设计的 TIE 单元差。上拉电阻和下拉电阻在某些芯片里也有全局应用但那是板级或者 IO 级别的做法。芯片内部每个标准单元库里的 TIE Cell 已经把电阻、ESD 防护、过压钳位、驱动级都做好了你没必要也不应该自己去搭电阻网络。我之前见过一个项目里有人为了省面积在 ECO 时用 NOR 门固定输入替代 Tie-Low后来在可靠性仿真里发现该 NOR 门在特定电压斜坡下的输出不是干净的低电平而是跟着电源域的上电顺序出现毛刺。这就是典型的不该省的麻烦。3. 先进工艺下 TIE 单元的可靠性威胁清单3.1 漏电路径从栅氧隧穿到 GIDL进入 FinFET 或者 GAA 工艺之后栅氧层的等效氧化物厚度已经小到只有几个原子层厚度。在这种尺度下即使 TIE 单元输出稳定在固定电平也会因为栅极和源漏之间的电势差产生量子隧穿漏电。Tie-High 单元的输出端负载如果接的是 NMOS 输入那么 NMOS 栅极长期处于高电平栅氧上的电压接近 VDD隧穿漏电相对较大。还有一个容易忽略的漏电机制叫栅致漏极泄漏也就是 GIDL。当器件的栅极和漏极之间存在较大电位差时会在漏极表面产生一个耗尽区形成带间隧穿电流。TIE 单元的输入固定在高电平、而输出端在某些时序窗口内出现负压尖峰时GIDL 电流会突然增大。虽然单根 GIDL 电流通常是纳安级但一颗芯片里几千个 TIE 单元叠加起来静态功耗就不可忽略了。在低功耗项目里我一定会留一道静态功耗检查把每个电压域内 TIE 单元的漏电模型单独提取出来看不同温度下的分布。先进工艺里漏电随温度变化很剧烈85 度条件下测得的静态功耗可能是 25 度时的数倍。TIE 单元作为常开的固定偏置电路对漏电的贡献几乎无法通过门控关闭所以必须在较低驱动强度、较小面积的库单元里做取舍。3.2 老化效应NBTI/PBTI 对固定电平单元的专项打击老化效应是 TIE Cell 在先进工艺里躲不开的话题。这里点名两个一是 NBTI负偏压温度不稳定性主要影响 PMOS。当 PMOS 的栅极相对于源极处于负偏压时也就是 PMOS 导通状态在温度作用下栅氧化层和沟道界面的陷阱会不断增加结果是 PMOS 的阈值电压绝对值变大驱动能力下降。对于 Tie-High 单元如果它的输出高电平是靠一个 PMOS 上拉保持的那么这个 PMOS 相当于 7x24 小时处于负偏压应力之下。时间越长、温度越高PMOS 老化越严重。二是 PBTI正偏压温度不稳定性主要影响 NMOS。Tie-Low 单元内部如果有 NMOS 长期导通同样会在栅氧化层界面积累陷阱导致阈值电压漂移和导通电流下降。我讲一个容易被忽略的细节TIE 单元的驱动能力原本就不强特别是用于复位端长走线时驱动电流余量本来就不高。经过十年老化的阈值漂移后如果驱动能力下降了 20% 到 30%再加上供电电压波动就可能出现输出电平达不到前级输入阈值的情况进而产生亚稳态或者毛刺。所以在先进工艺节点下我一般建议对 TIE 单元给一点驱动强度余量而不是正好选一个最弱的版本。3.3 电源完整性与 EM弱驱动单元的脆弱连接TIE Cell 因为面积小内部金属连线很容易走到比较窄的线宽而窄金属在先进工艺下对电迁移更敏感。电迁移是什么简单说就是金属原子在电流推动下发生质量迁移导致某一段金属被逐渐掏空最终开路。TIE Cell 通常是静态输出单方向持续导通这意味着内部金属上的电流方向是几乎不变的。这种直流应力下的电迁移风险比双向交流应力更严重因为交流电流还有机会让金属原子“退回去”一部分。另外TIE 单元的输出如果在很长的走线上跨越不同的电源域常会遇到 IR Drop 问题。你也许觉得 IR Drop 只是影响时序但 TIE 网络的 IR Drop 会直接抬高或拉低输出电平尤其是输出低电平的 Tie-Low 单元如果参考地平面的 IR Drop 比较大输出“0”的实际电压可能快到 0.1V 甚至更高这对低阈值输入的负载门会造成噪声容限压力。物理验证时我通常会在 EM 检查报告中单独筛选所有带 “TIE” 前缀的实例。如果某个 TIE 单元的输出线宽被 ECO 工具自动优化到了最小宽度我会用环境变量限制该网络的布线宽度或者插入一个更高驱动强度的 TIE 单元用多点驱动的方式降低单点电流。3.4 DFM、光刻与 FinFET/GAA 带来的新限制先进工艺下物理实现不再只是“连线正确”就行。TIE Cell 这种小单元在 DRC 和 DFM 方面反而容易出现额外风险。因为 Tie-High / Tie-Low 单元通常放在标准单元行内相邻单元可能是时钟 buffer 或高速逻辑门。在鳍共用的时代FinFET 标准单元中相邻器件的鳍共享可能导致 TIE 单元内部的器件和相邻逻辑门之间存在额外的寄生效应。到了 GAA 工艺纳米片的暴露面更大器件间的耦合电容也更敏感。TIE 单元输出电平虽然恒定但它周边的高速翻转信号会通过寄生电容在 TIE 输出上耦合出一个个毛刺如果毛刺幅度大到超过负载门的噪声容限后果就是莫名其妙的寄存器误翻转。光刻时代的另一个问题是对不准和线宽偏差。TIE 单元密度通常很低在光刻版图里是稀疏图形如果工艺窗口控制不好可能和其他高密度图形区域的刻蚀速率不一致导致关键尺寸偏移。这个层面普通 RTL 工程师一般感知不到但负责物理实现的同事应该检查严重金属层密度梯度必要时用 dummy metal 填充让版图密度均匀。4. 从 RTL 到物理实现的落地流程4.1 RTL 和网表中的 Tie-off 写法在 RTL 层面正确做法是用明确的常量赋值而不是留下未连接端口靠工具自动补。比如有一个测试模式使能信号正常功能模式下应该固定为 0你的 RTL 中应该这样写// 功能模式test_mode 固定为 0 assign test_mode 1b0;综合工具会把这个常量赋值的网络优化成一个常量在网表里自动插入 Tie-Low 单元。反过来如果你把某根信号端口直接空着不接在不同的综合工具版本下它可能被优化给成 0也可能给成 1。不要让工具替你猜。对于多电压域设计最好通过 UPF 文件明确指定电源意图不要把多个电压域的 tie 逻辑写在一个 always 块里。举例一个常开域的模块需要输出一个 never-disable 的复位释放信号它只能接在常开电压域如果它跨域接到了可关断域那么在关断域 power down 时这个信号可能被隔离或者出现悬浮。4.2 综合和 UPF 里的 TIE 单元处理综合阶段DC 或 Genus 会把常量网络自动 map 到库里的 TIE 单元。如果你用的是 UPF 流程建议在 UPF 文件中定义好每个电压域的电源网络并针对跨域隔离要求选择 isolation 策略。TIE 单元和隔离单元经常配合工作隔离单元的输出用一个 TIE 单元固定到某个确定电平保证下游在电源关断期间不会看到不定态。低功耗实现里有一个常见的坑——TIE Cell 所在的电压域如果也被关断了那么它输出端固定电平也会消失下游同样可能进入不定态。所以需要常驻“1”或者“0”的控制信号一定要用常开域里的 TIE 单元驱动并且通过隔离单元再送到可关断域流程上不能反。4.3 布局布线与 PG 连接到了布局布线阶段TIE Cell 的电源地连接必须遵循标准单元的 PG 连接规则。现在主流工具都支持通过 LEF 文件自动为标准单元建立 VDD/VSS 通孔但 TIE 单元的输出驱动能力很弱如果它的电源地通孔因为某些 Coverage 问题没有打好实际工作电压会明显偏低输出高电平就达不到规范值。我建议在 PR 结束后跑一个专门的 PG 完整性检查重点看 TIE Cell 的电源孔数量是否缺失。布局上还有一个细节TIE 单元不要集中放在某一小块区域。因为 TIE Cell 几乎不产生翻转信号热贡献主要在漏电功耗上。如果几千个 TIE 单元全部堆在热密度超标的核心区域局部温度升高会进一步加剧漏电和老化的正反馈。我一般让布局工具把 TIE 单元按模块均匀打散或者作为 filler 附着在空闲位置。布线层面TIE 单元的输出网络建议不要和高速时钟网络共用同一层金属而且尽量短。前面说了TIE 单元驱动弱长走线不但带来 IR Drop还容易收到串扰。后端工程师如果看到一根从复位 TIE 单元出来绕了半颗 die 的复位线就该主动打个问号中间插两个 buffer 也比一根长线稳。对固定电平连时钟门控使能、异步复位这类负载长网络要重点查 max cap 和 max tran。4.4 验证与签核中的 Tie 网检查功能和物理签核时Tie 网检查要分几步。第一形式验证。在做 LEC 或 Formality 时确认常量网络没有在ECO 过程中被修改。第二静态时序分析。TIE Cell 输出端如果在拓扑上跨到异步复位或者置位端要检查 recovery/removal 约束它的“恒定电平”并不天然豁免时序分析因为电源毛刺或者串扰可能让该节点瞬时松动。第三功耗分析。漏电功耗报告里单独列出 TIE 单元的功耗占比如果超过预期要检查是不是库单元选型太强或者数量冗余。还有一个仿真层面的点验证环境里常用force语句把某些信号强制为常量此时不会真实例化 TIE 单元可能覆盖不到后端的连接错误。建议在 RTL 验证之外加一个网表级仿真用例专门检查所有带 TIE 前缀的单元输出是否和期望常量一致。我曾经在一个项目里发现Tie-High 单元的输出在某个电压域上电顺序下会先经历短暂的低电平毛刺再拉高。如果这个信号直接接在异步复位上就会造成上电瞬间复位异常。这类问题只有仿真和电压域检查才能完全覆盖。5. 现场翻车案例TIE 相关问题的完整复盘5.1 案例一扫描链移位时的“似静非静”翻转有颗芯片在量产测试时发现部分芯片的扫描测试失败但定位不到逻辑 bug。最后追到是扫描模式下的一个测试使能信号原本由 Tie-High 单元固定为高但因为该信号跨过了两个电压域后端 ECO 时插入了电平转换器结果电平转换器输入端并没有真正接到 Tie-High 输出而是被一个 MUX 网络占用。测试模式下 MUX 的另一个输入是浮空的导致该测试使能信号在 scan shift 时钟沿前处于不定态扫描链数据被污染。这个坑的教训有两点TIE 单元输出端不能随便再接任何可变逻辑ECO 里如果发现某根固定电平网络被工具改成了 MUX 输入一定要拉出来人工确认。工具的行为在大多数情况下是对的但复杂电源域和 DFT 模式叠加后什么事情都可能发生。5.2 案例二ECO 把 Tie 网和功能网接在了一起另一个项目做功能和时钟树 ECO工程师为了少改版图把一个原本由 Tie-Low 驱动的测试模式选择端改接到了一个反相器输出。从功能上看反相器输出在功能模式下确实是低电平但问题出在测试模式反相器的输入来自一个时钟分频器在测试模式下会翻转于是这个“固定低电平”信号变成了一根动态信号。结果后端 ECO 工具基于原来的 Tie-Low 网络做了时钟树平衡和隔离单元插入新信号路径上的时序和驱动都没有重新 check最后在测试模式下出现 setup 违例。这个案例告诉我们TIE 网络的 ECO 绝对不能“功能上等价”就放行必须重新跑一遍 DC 级别的连接性检查、时序检查和功耗检查。固定电平网络在设计意图里是静态的整个后端优化算法也是基于静态假设做的你偷偷把它变成动态信号后端流程不会自动识别。5.3 案例三省面积用普通门固定输入结果多了一路漏电有一次做低功耗 SoC在面积紧张的时候有人提议把某些 Tie-Low 单元用二输入 NOR 门替代一个输入接 VSS一个输入接反相器输出实现逻辑 0。看起来面积更小但仿真后发现一个严重问题该 NOR 门有两个输入一个接地另一个接的是每隔一段时间就翻转一次的低频信号。每当那个低频信号处于高电平时NOR 门内部串联的 NMOS 堆叠还说得过去但 PMOS 网络出现从 VDD 到 VSS 的条件导通更糟的是接地引脚内部相当于直接连到源端却没有任何 ESD 保护导致静电事件时损坏概率升高。最后该模块在 Latch-Up 测试里出现异常漏电靠红外热成像锁定到这一小片区域。后来老老实实换回库里的 Tie-Low 单元面积虽然略大但电气特性稳定得多。这个案例我有一个很深的体会在芯片设计里凡是涉及标准单元内部结构的地方尽量不要做“我觉得可以替代”的决定特别是对固定电平这样基础的功能。5.4 案例四Tie 输出线拉太长被相邻翻转网络串扰还有一个案例发生在先进工艺节点的顶层集成交互网络。某模块的异步复位由多个 Tie-Low 单元共同驱动但由于顶层 Floorplan 布局时把复位汇聚单元放得很远Tie-Low 输出到汇聚点之间的长走线和中速数据的翻转网络平行跑了很长一段。仿真结果显示在特定数据翻转条件下复位线上的耦合毛刺幅度已经超过逻辑阈值导致寄存器在非复位时序窗口被瞬间复位。这个问题的根因不是 TIE 单元本身的逻辑错误而是物理布局和布线方式不当。修复方式是把长复位网络分段在中间插入驱动强度更大的 buffer同时调整布线层让复位网络远离翻转频率高的数据线。从此之后我立了一条规矩TIE 单元驱动的长网络一律按“异步复位网络”级别来做串扰分析和 EM 检查不能因为它逻辑上恒定就降低检查规格。6. 经验清单把 TIE 单元做稳的七个要点如果只留一页笔记给后面的项目我会写下这七条严禁悬空输入。不管有没有接 TIE所有标准单元输入端必须有确定驱动。这一点要用连接性检查脚本兜底。优先使用库里的 TIE Cell不要自行用普通门拼固定电平更不要把信号直接绑电源或地。注意驱动强度选型。TIE-High / Tie-Low 不是越强越好要结合负载数量、走线长度、老化和功耗预算综合评估。多电压域项目里TIE 单元必须放在常开域并通过隔离单元再去驱动可关断域否则关断后照样出现不定态。ECO 改动凡是涉及 TIE 网络必须重新做连接性、时序和功耗三件套。不能假设工具会在自动优化阶段帮你纠错。先进工艺下重点检查 TIE 单元的老化裕量、EM 余量、IR Drop 和长走线串扰。固定电平网络同样要签核不要跳过。网表级仿真里加专门的常量检查用例把一个芯片里所有 TIE 单元输出值和设计预期逐一比对。这一步能挡住绝大多数 ECO 引入的连接错误。我个人的经验是TIE Cell 这类基础单元在项目里就像是房屋里的墙体钢筋平时完全看不见但一旦省略或者放错了位置出问题就是大问题。每次 review 后端报告时多花十分钟把 TIE 网络拉出来看看比事后带着示波器和热像仪排查故障要省太多时间和精力。