56G PAM4 SerDes RX BBCDR 数字环路与 DCO 控制设计

1. 双路径环路结构BBCDR 把同一组四相 early/late 事件分成两条控制路径原始事件直接驱动 LC-DCO 的first比例 bank事件经过 256-UI 窗口计数、累加和 ΣΔ 调制后驱动second积分 bank。early / late events ───────────────- first[3:0] 比例路径 | - 256-UI 窗口计数 - late total - early total - gain scaling - 25-bit 饱和累加器 - 6-bit code 分数 SDM - second 积分路径两条路径最终作用在同一个 LC-DCO 上不是两个独立 CDR 或两个振荡器。比例路径对单次事件快速响应积分路径累积多个 UI 的统计偏差修正长期频率误差。2.first比例路径AFE 送入 DCO 的原始事件顺序为first[0] early0 first[1] late180 first[2] early180 first[3] late0这四路事件不经过窗口投票、25-bit 累加器或 second thermometer mapper。DCO first-order 网络让 early 和 late 事件沿相反方向产生瞬时电容修正。first_step[3:0]不是普通 4-bit 二进制乘数。门级实现把四个 bit 分别接到四组重复单元每个开启位都复制完整的四路first事件。因此比例强度主要由开启组数决定。默认4b0111表示开启 3 组不能理解成“7 倍单位步长”。实际 MHz/step 由 LC-DCO first capacitor matrix、串联衰减和 PVT 决定。BBCDR 有 pre-lock、post-lock 两套first_step默认均为0111。切换信号是外部cdr_low_gain_mode顶层接到rx0_sparein_i[1]。内部cdr_lock不会自动切换比例配置。3. 256-UI vote 与 25-bit 积分器每个 256-UI 窗口结束生成vote late0_count late180_count - early0_count - early180_countRTL 用 11-bit signed 格式寄存窗口 vote再累加到 25-bit signed accumulator。bb_cdr_gain_ctrl选择 vote 的倍率gain code更新倍率0hold积分路径不更新1 / 2 / 3 / 4×1 / ×2 / ×4 / ×8513每码继续乘 2最高 ×409614 / 15×8192累加器在 25-bit signed 上下限饱和不回绕。BBCDR 未使能时cdr_init_code[5:0]装入 accumulator 最高 6 bit默认中心码为 32。默认 pre-lock gain15×8192post-lock gain4×8。高增益用于捕获低增益减小稳态 hunting切换仍由rx0_sparein_i[1]外部控制不会因 ready 自动切换。4. 整数码、ΣΔ 与 second bank 细分accumulator 最高 6 bit 转成 offset-binary DCO code范围 063。直接截断会丢失低位积分信息因此默认开启一阶数字 ΣΔinteger code 分数位 - 6-bit 分数累加器 - carry0输出 base code - carry1输出 base code163 处钳位这样整数控制会在相邻码之间按时间密度切换长期平均保留部分小数信息。sdm_width[1:0]选择 25 个有效小数位默认01为 3 bitRTL 会把对应 accumulator 位段对齐到 6-bit 分数累加器。AFE 入口按以下方式物理拆分n osc_ctrl[5:1] - T[m] (m n), m0..30 T[30:1] - second[30:1] 的 30 个 full slice osc_ctrl[0] - second_half osc_ctrl_lsb - second[0] 的 quarter slice映射寄存器写入{T[30:1], osc_ctrl_lsb}第 0 位用于 quarter 控制。因此在极性翻转前full 区置位数为max(n−1, 0)n0、1 均为 0n2 为 1n30 为 29n31 为 30。最高码 n31 使全部 30 个 full slice 置位低端 n0/1 的 full 区状态重复。固定 quarter 控制时整数码 0/2、1/3 分别重合低端不具备理想等步长 DAC 的特性。其中osc_ctrl_lsb来自分数累加器状态不是 6-bit 整数码的 bit 0。固定 half、quarter 控制时翻转前的可切换电容权重为max(n−1,0) 0.5×second_half 0.25×second[0]以 full slice 为单位。特殊 spare 模式会改变码宽和 LSB 路由正常模式下按上面三层理解。关闭sdm_en后只保留整数码分数累加器清零。5. second 极性与 first / second 分工second[30:0]和second_half进入 LC-DCO 前统一经过 XNOR 极性控制second_inv0_noinv11时保持原码等于 0 时整体反相。Ultrafine、first 和 second 共同形成串联衰减网络中的Cacc2因此普通 MOM slice 的有效频率步进会被压小。接入更多 second 电容通常会降低振荡频率但 vote 正负、accumulator 加减方向和极性位必须共同构成负反馈。不能只看“code 增大”就跨配置断言 DCO 一定升频或降频。first是单次事件的比例扰动second是长期保持的积分控制。两者共享 LC tank但first_step不经过 second thermometer 展开second code 也不会替代四路 raw event。6. FLL、BBCDR 与 MMCDR 交接RX 共享一个 LC-DCOsource mapper 保证 second bank 同时只有一个积分码源。状态 /cdr_lock_modeDCO 积分控制采样相位控制CDR 未使能FLL code无 CDR 跟踪00默认BBCDRMMCDR 的 PI 路径01MMCDRMMCDR 的 PI 路径1xFLLMMCDR 的 PI 路径表中的 MMCDR PI 路径还需rx0_mmpd_en_i1。默认模式下VCO 前景校准和连续 FLL 先把频率放入捕获范围vco_code_cont_adj_done有效且rx0_cdr_en_i1后BBCDR 才接管 second code。MM-PI 可随后细调 ADC 采样相位不会另起振荡器。do_vco_cal_till_cdr_en默认开启表示 CDR 真正使能前继续用 FLL 跟踪 VT。交接时要保持中心码、控制极性和实际 DCO 频率连续避免 source 切换产生大步进。