Vivado 18.3实战：基于PYNQ-Z2的AXI总线DDR读写测试与消抖设计

Vivado 18.3实战手把手教你用PYNQ-Z2开发板实现AXI总线DDR读写测试附消抖模块设计做FPGA开发的人都知道AXI总线是Zynq系列SOC内部通信的命脉而DDR读写几乎占据嵌入式系统存储访问的大半边天。很多初学者在跑通Hello World级别的GPIO控制后就卡在了“如何让PL端逻辑通过AXI接口高效读写DDR”这道坎上。PYNQ-Z2这块板子凭借其丰富的生态和Zynq XC7Z020的强大资源成了学习这个知识点的绝佳平台。这篇文章不是简单贴一段代码而是把我从环境搭建到上板实测的完整过程全部捋一遍包括Vivado 18.3下工程配置的每个关键步骤、AXI4总线的读写时序本质、自定义IP中状态机的设计思路以及一个实战中必须用到的按键消抖模块的Verilog实现。无论你是刚接触AXI总线的学生还是准备在项目里用PYNQ-Z2做原型验证的工程师这篇文章都能帮你少踩几个坑直接跑通完整的DDR读写链路。1. 整体设计思路与平台选型解析1.1 为什么选择PYNQ-Z2和Vivado 18.3先说板子。PYNQ-Z2用的芯片是Xilinx Zynq XC7Z020-1CLG400C这颗SoC集成了双核ARM Cortex-A9处理器PS端和Artix-7系列的FPGA可编程逻辑PL端片上资源包括53,200个LUT查找表106,400个Flip-Flop140个DSP48E1 Slice630个BRAM36Kb每个总共约4.9Mb板载512MB DDR3内存这个规模的资源跑一个带AXI接口的DDR读写控制逻辑绰绰有余。PL端通过AXI_HP接口访问DDR带宽能跑到GB/s级别这是PCIe或者SPI之类接口完全没法比的。选择这块板子做AXI DDR读写测试性能不会成为瓶颈而且它有PYNQ镜像可以直接用调试方便。Vivado 18.3是Xilinx在2018年底发布的版本对Zynq-7000系列支持非常成熟稳定。跟新版Vivado相比其实核心功能差异不大关键是我已经用它跑过很多个项目license兼容性和IP版本都清楚了。对于本文这个项目来说Vivado 18.3完全够用而且网上社区资料最多遇到问题也容易搜到答案。1.2 项目整体架构与数据流设计这个项目的核心目标是通过自定义的AXI4从机IP让PL端的逻辑能够主动向DDR写入一组测试数据再把这组数据读回来用板上LED或者串口显示验证读写结果正确与否。整体架构分三个层面PS端ARM负责配置DDR控制器、初始化MIGMemory Interface Generator、控制整个系统的启动流程。PS端在启动时通过FSBLFirst Stage Boot Loader完成DDR的初始化配置。AXI互连Zynq-7000内部集成了AXI互联矩阵可以把PL端自定义IP的AXI接口与PS端的AXI_HP接口连接起来实现PL到DDR的高速通路。PL端自定义IP我设计一个带有AXI4从机接口的IP内部包含一个写状态机和一个读状态机分别产生AXI写事务和读事务实现向指定DDR地址写入递增数据再从同一个地址读出数据并比较。数据流是这样的自定义IP生成递增的32位测试数据通过AXI4写通道发出写地址和写数据经过AXI互联矩阵数据进入到PS端的DDR控制器最终写入DDR内存。读操作则反向进行自定义IP通过读地址通道发出读请求DDR控制器把数据返回给自定义IPIP内部做数据比对把比对结果通过一个GPIO口连接到LED显示。用这个方式我们可以验证整个AXI数据通路是否存在问题也能直观地看到DDR读写是否成功。1.3 开发环境的完整搭建清单做这个项目之前需要准备的环境包括Vivado 18.3安装时选择Zynq-7000系列支持标准版就够了不需要Vivado HLx的某些高级版本功能。PYNQ-Z2开发板需要确保板子上电正常跳线设置正确特别是Boot Mode的选择调试阶段建议设置为JTAG模式。Micro-USB线至少两根一根用于JTAG下载一根用于UART串口通信。PYNQ-Z2板载了JTAG和UART共用的USB接口实际上用一根线就能同时搞定下载和串口。Xilinx平台电缆Vivado自带的Hardware Manager可以直接识别PYNQ-Z2的板载JTAG不需要外接下载器。提示Vivado 18.3安装后第一次打开工程时需要配置Vivado许可证。教育版许可证可以在Xilinx官网免费申请支持学校邮箱或者个人注册通常是WebPack版本永久授权。如果你的License激活有问题检查一下环境变量XILINXD_LICENSE_FILE有没有设置对路径。2. AXI总线和DDR控制器核心知识点梳理2.1 AXI4总线协议的关键机制AXIAdvanced eXtensible Interface是ARM公司AMBA协议家族中的高性能总线协议在Zynq SoC中扮演着CPU、DMA、外设和存储系统之间高速数据传输的角色。AXI4协议有五个独立通道写地址通道AW主机发送写地址和控制信息写数据通道W主机发送要写入的数据可以分成多拍发送写响应通道B从机返回写事务完成状态读地址通道AR主机发送读地址和控制信息读数据通道R从机返回读数据和读响应状态AXI4是全双工的读写通道完全独立可以同时进行读写操作。但麻雀虽小五脏俱全AXI协议中最核心的是那组握手信号——VALID和READY。发送方置高VALID表示数据或地址有效接收方置高READY表示可以接收只有当VALID和READY同时为高时一轮传输才算真正完成。值得注意的一点是AXI协议规定了VALID信号不能依赖READY信号也就是说主机必须在看到从机READY之前就把VALID拉高否则会造成协议死锁。这个细节在自定义IP设计时非常容易犯错误我当年第一次写AXI接口状态机就把这两个信号的关系搞反了仿真能过上板就是读回来的数据全是垃圾。AXI4还支持突发传输Burst一次地址请求后可以连续传输多个数据。突发长度由AWLEN/ARLEN信号指定1到256拍不等突发大小由AWSIZE/ARSIZE指定。在DDR读写中合理的突发设置能大幅提高带宽利用率因为DDR控制器本身就有预取机制连续访问同一行的数据效率最高。2.2 DDR控制器的访问路径与延迟特性在Zynq-7000里DDR控制器位于PS端PL端的AXI从机IP访问DDR需要经过以下路径PL逻辑 → AXI互联矩阵 → AXI_HP接口 → DDR控制器 (MIG) → DDR3颗粒这条路径上的每一层都会引入额外的延迟。AXI互联矩阵的切换延迟通常在几十纳秒量级DDR控制器的访问延迟跟DDR工作频率和页命中率直接相关。DDR3在800MHz数据率下的列选通延迟CL通常在11-14个时钟周期加上总线转换开销一次完整的读事务从发出地址到拿到数据大概需要几百纳秒。这就不难理解为什么用轮询方式做DDR读写性能测试时实测带宽总是远低于理论峰值。对于我们的验证项目来说不追求极限带宽重点是确保数据路径的正确性。但还是要养成一个习惯设计AXI状态机时默认数据可能在几十个周期后才能返回千万不要用组合逻辑直接等数据而是要设计好状态转移条件。DDR初始化这块Vivado的MIG IP核会在硬件配置阶段根据DDR3颗粒型号自动生成初始化时序。PYNQ-Z2使用的DDR3颗粒是4片256MB的MT41K256M16 HA-125总容量512MB工作在DDR3L-1066等效1066MT/s速率。这些参数在FSBL启动时写入DDR控制器寄存器PL端不需要关心但了解颗粒型号有助于排查DDR相关的异常。2.3 消抖模块在系统设计中的定位在AXI DDR读写测试的框架里消抖模块看起来是个小配角却是整个系统能否可靠运行的关键一环。硬件上机械按键在被按下和释放的瞬间由于金属簧片的物理弹性会产生持续几毫秒到几十毫秒的抖动。这段抖动期间信号会多次跳变如果直接把这些信号接入逻辑轻则导致按键功能误触发重则在极端情况下引起亚稳态导致整个逻辑混乱。在DDR测试系统中消抖后的按键信号可以用来触发一次DDR写读测试比如按下按键开始执行1000次写读比对任何一次比对失败就点亮错误LED。如果没有消抖一次按键会被解析成多次触发测试结果就没有参考价值了。消抖的实现方式有两种主流方案RC硬件滤波和软件/逻辑延时采样。FPGA里用的是逻辑延时采样法——检测到按键电平变化后等待20ms左右的稳定时间再采样一次电平如果电平稳定则确认按键状态改变。这个思路在低速场景下百试百灵具体实现代码在下一章详细讲。3. Vivado工程搭建与Block Design设计流程3.1 创建工程与选择器件参数打开Vivado 18.3执行以下步骤点击Create New Project工程名命名为axi_ddr_test选择保存路径时注意不要有中文字符和空格。项目类型选择RTL Project勾选Do not specify sources at this time稍后手动添加源文件。目标器件选择时有两个途径可以直接在Parts窗口搜索xc7z020clg400-1也可以选择Boards选项卡找到PYNQ-Z2板卡。如果你的Vivado版本安装了PYNQ-Z2的板级文件建议直接用Boards这样后续添加Zynq PS核时DDR配置、时钟频率等参数会在Board Flow中自动预设好省去手动配置DDR参数的麻烦。如果没有PYNQ-Z2板级文件手动配置时关键参数是芯片型号xc7z020clg400-1DDR类型DDR3L1.35V电压等级DDR数据位宽32位DDR颗粒配置4个片选rank各256MB3.2 添加Zynq PS和AXI互联IP进入IP INTEGRATOR界面后先添加Zynq7 Processing System IP。双击打开配置界面这里要把DDR配置和UART都处理好。在PS-PL Configuration页面勾选AXI HP0 Slave接口这个接口就是PL端访问DDR的高速通路。一般PL端AXI IP的地址会通过这个HP接口映射到DDR地址空间的高位区域同时把S_AXI_HP0的带宽设置为32位或者64位看具体设计需求。在Clock Configuration页面把PL Fabric Clocks中FCLK_CLK0的频率设置为100MHz。这个时钟会是AXI总线的参考时钟所有PL端AXI接口IP都挂在这个时钟域下。注意100MHz是Zynq-7000系列比较稳妥的工作频率太高了时序收敛会比较费劲太低了DDR测试缺少参考价值。UART串口也要配置一下在MIO Configuration里勾选UART1配置为MIO 48和MIO 49波特率设置115200这个串口在调试时可以打印DDR读写测试的详细结果。配置完成后点击Run Block Automation和Run Connection Automation让Vivado自动完成DDR、FIXED_IO和AXI接口的连线。自动连接完成后再手动添加一个AXI Interconnect IP。由于我们只有一个AXI从机IP和PS端一个HP接口相连AXI Interconnect实际上只有一个主端口和一个从端口主要作用是完成地址映射和协议转换。这里有个经验之谈如果设计要求不高直接把自定义IP的AXI接口连到PS的HP口上也是可以的Vivado会自动插入必要的互联逻辑但不建议这样做因为后面扩展功能时没有地址映射留有余地就很被动。AXI Interconnect配置时重点关注两个地方Number of Slave Interface设为1对应PS端HP0接口Number of Master Interface设为1连接我们的自定义IP两边均设置为AXI4协议内存映射类型。数据位宽跟PS端HP接口保持一致设置为32位即可。地址编辑双击Address Editor标签页给自定义IP分配地址空间。这里我分配0x40000000起始地址大小为4KB一个页的大小这个地址会最终映射到DDR的高位区域具体偏移由PS端软件在运行时决定。3.3 自定义AXI IP的创建流程与接口配置Vivado提供了Create and Package IP工具可以自动生成一个带AXI接口的IP模板大幅降低自定义AXI IP的流程工作量。Tools → Create and Package IP → Create AXI4 PeripheralIP名称填axi_ddr_test_ip版本号保持默认1.0接口类型选择Slave协议选AXI4 Lite数据位宽32位。这里选Lite版就够了Lite版协议比Full版简单很多没有突发传输适合我们这种单次读写场景而且生成的模板代码也更易读、更好改。数量和方向那里保持默认的1个S_AXI接口后期在IP内部扩展功能引脚。生成后Vivado会打开IP封装界面此时我们可以在Ports and Interfaces选项卡里给IP添加自定义端口比如按键输入btn_i测试完成指示test_done_o错误指示error_flag_o这些端口后面会通过Block Design引出到FPGA引脚。实际上AXI4-Lite对于一个既要写DDR又要读DDR的IP来说其实是够用的地址和数据宽度都是32位单次读写事务足够。用Lite协议的另一个好处是生成的模板代码里已经实现了寄存器文件读写逻辑我们只需要修改其中的状态机部分即可工作量能省不少。4. 核心逻辑设计与消抖模块Verilog实现4.1 按键消抖模块的原理与代码解析消抖模块的完整代码verilog文件debounce.v如下module debounce #( parameter CLK_FREQ 100_000_000, // 时钟频率 parameter STABLE_TIME 20_000_000 // 稳定时间20ms )( input wire clk, input wire rst_n, input wire btn_in, output reg btn_out ); // 计数器从0计数到稳定时间对应数值 localparam MAX_COUNT (CLK_FREQ / 1000) * (STABLE_TIME / 1000) - 1; // 以20ms为例 (100M/1000)*(20) -1 1_999_999 reg [24:0] cnt; reg [1:0] btn_sync; reg btn_stable; // 两级同步器消除亚稳态 always (posedge clk or negedge rst_n) begin if (!rst_n) begin btn_sync 2b0; end else begin btn_sync[0] btn_in; btn_sync[1] btn_sync[0]; end end // 消抖计数器逻辑 always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 25d0; btn_stable 1b0; end else begin if (btn_sync[1] btn_stable) begin // 电平不变计数器清零 cnt 25d0; end else begin if (cnt MAX_COUNT) begin btn_stable btn_sync[1]; cnt 25d0; end else begin cnt cnt 1b1; end end end end // 输出同步后的按键稳定电平 always (posedge clk or negedge rst_n) begin if (!rst_n) begin btn_out 1b0; end else begin btn_out btn_stable; end end // 边沿检测输出单周期脉冲 reg btn_out_d; always (posedge clk or negedge rst_n) begin if (!rst_n) begin btn_out_d 1b0; end else begin btn_out_d btn_out; end end assign btn_pulse btn_out ~btn_out_d; endmodule这段代码的实现逻辑分为三个层次第一层是两级同步器把外部异步输入的按键信号同步到系统时钟域。这是FPGA设计的铁律——任何外部信号进入系统时钟域之前必须先同步否则会引起亚稳态导致仿真和上板行为不一致。第二层是计数比较逻辑这里的核心是一个称为采样保持的状态机。当检测到按键电平发生变化时btn_sync[1] ! btn_stable启动计数器计时如果20ms内电平始终保持新值说明确实是按键按下而不是抖动此时更新btn_stable为新电平。如果期间电平再次跳变说明这确实是抖动计数器复位重新等待电平稳定。第三层是输出边沿脉冲把稳定的电平信号转换为单周期的脉冲信号btn_pulse这个脉冲可以方便地作为后续触发信号。参数MAX_COUNT的计算是关键注意它其实做了个近似。对于100MHz时钟20ms对应2,000,000个时钟周期MAX_COUNT设为1,999,999计数到该值恰好表示经过了20ms。这个时间选择基于机械开关的典型抖动时间文档——大多数按键的抖动时间在5ms到10ms之间取20ms是留了充足的余量同时也不会让用户感觉到明显的按键延迟。4.2 AXI4-Lite写读状态机的设计思路Vivado生成的AXI4-Lite模板代码实现了完整的寄存器文件读写功能我们要做的是增加一个触发信号和一组比对逻辑。系统的工作流程是这样设计的系统上电后PL端自定义IP处于IDLE状态等待触发信号。外部按键按下消抖模块输出一个单周期脉冲作为整个DDR读写测试的启动信号。状态机从IDLE跳到WRITE_ADDR状态向DDR地址0x40000000发送写地址写数据是预定义的递增值如0x00000001、0x00000002等。写事务完成后自动跳转到READ_ADDR状态从同一个地址把数据读回来。读出的数据与写入的期望值进行比对如果一致把结果寄存器bit0置1如果不一致把结果寄存器bit1置1并保持错误状态。AXI4-Lite单个事务的时序在模板代码里已经很完善了我们只需要关注状态跳转和地址数据生成逻辑。写状态机的设计要点是合理安排VALID和READY的时序。AXI协议要求VALID一旦拉高就必须保持到握手成功READY为高时才能撤掉。而READY信号则可以在任意时间拉高或拉低。这个约束意味着状态机在发出写地址后必须一直等待直到awready拉高才能进入下一个状态。模板代码用的是IDLE → WRITE_DATA → WRITE_RESP的风格每一步都等待对应的READY信号。这种设计虽然简单可靠但带宽利用率不高因为理想情况下写地址和写数据可以同时发出形成流水线。不过考虑到模板的通用性和验证场景这种逐拍等待的方式完全可以接受而且调试起来非常直观。读数据路径上有个重要的注意点读数据由从机DDR控制器返回这个时间可能是几个周期也可能是几百个周期状态机必须妥善处理等待。模板代码在等待rvalid的时候会把状态机锁在READ_DATA状态同时把rready拉高表示“我已经准备好了接收数据”这就是标准的AXI读事务握手方式。4.3 数据比对与结果指示逻辑数据比对建议在原寄存器读写逻辑的基础上加一小段独立逻辑不干扰正常的AXI寄存器读写。设计思路是// 假设 reg0 是控制寄存器bit0为startbit1为error标志 // reg1 是预期写入的数据 // reg2 是读回的数据 wire test_start (S_AXI_AWADDR[3:0] 4h0) (S_AXI_WDATA[0] 1b1); reg [31:0] expected_data; reg [31:0] readback_data; reg compare_error; always (posedge S_AXI_ACLK or negedge S_AXI_ARESETN) begin if (!S_AXI_ARESETN) begin expected_data 32d0; readback_data 32d0; compare_error 1b0; end else begin if (test_start) begin expected_data 32hA5A5_0001; // 预定义测试数据 // 写测试数据到DDR地址 end end end实际的项目中我更推荐用一个简单的状态机来控制这个过程而不是完全依赖寄存器操作。因为寄存器操作是PS端通过AXI总线发起的时序上不可控没法准确区分“开始测试”和“测试完成”这两个边沿事件。我的做法是在自定义IP内部设置一个test_enable标志当PS端往控制寄存器写1时置位。自定义IP内部每200ms自动执行一轮DDR写读比对共执行100轮。这100轮执行过程中test_enable一直保持为1执行完成后自动清除标志并更新结果寄存器。这样设计的好处是PS端只需要启动一次测试然后轮询结果寄存器的bit0空闲标志即可不需要频繁介入。整个比对流程的伪代码逻辑为写地址 0x40000000 0x1000*i i为轮次编号写数据 32h5A5A_0000 i写事务完成后发起读事务读地址同上读出的数据与写入的数据进行逐位比对如果某一轮不匹配立即停止测试在结果寄存器中给出错误轮次编号如果100轮全部通过结果寄存器bit0置1错误轮次寄存器和错误数据寄存器保持0值这个设计能把DDR读写错误定位到具体的轮次和地址调试时信息量非常大。我遇到过一种情况第37轮开始出错现象是读回的数据变成全0。用这个机制很快就发现是AXI地址的高位映射有问题写地址的第14位在互联矩阵中发生错位导致地址超出了实际DDR容量范围。5. 综合实现、上板调试与常见问题排查5.1 综合实现的完整步骤与注意事项代码写完后进入综合实现环节。这一步看似简单但实际上很多初次做Zynq项目的同学都会在这里卡一段时间。建议的流程是先跑综合Synthesis观察综合报告中的资源占用和时序预估。如果时序报告中有严重违例的路径先回头看代码优先修复时钟域和复位方面的隐患。综合通过后打开Elaborated Design检查一下I/O Ports确认自定义IP的外部端口如btn_i、test_done_o、error_flag_o都在并且方向正确。添加XDC约束文件。PYNQ-Z2的板载LED和按键对应引脚如下表所示信号名FPGA引脚说明LD0M14绿色LEDLD1M15绿色LEDLD2K14绿色LEDLD3K15绿色LEDBTN0P16按键按下为高电平XDC约束内容示例set_property PACKAGE_PIN P16 [get_ports btn_i] set_property IOSTANDARD LVCMOS33 [get_ports btn_i] set_property PACKAGE_PIN M14 [get_ports test_done_o] set_property IOSTANDARD LVCMOS33 [get_ports test_done_o] set_property PACKAGE_PIN M15 [get_ports error_flag_o] set_property IOSTANDARD LVCMOS33 [get_ports error_flag_o]这里有个非常重要的细节所有连接到PS端的PL引脚如DDR、FIXED_IO在SDK的FSBL中已经完成配置不需要在XDC里重新定义。XDC只需要约束与PL直接相连的外部引脚即可而且这些引脚的电平标准必须与板卡原理图一致PYNQ-Z2的LED和按键都是3.3V电平所以IOSTANDARD设置为LVCMOS33。综合完成后执行Implementation。这一步时间长而且最容易报红色的Error。常见的三个坑是布局布线阶段出现时序违例Setup Timing Violation可以尝试在Implementation设置里把Optimization Strategy改为Explore或者对关键路径加set_max_delay约束I/O Banking冲突如果使用的是Bank 34或Bank 35的引脚电平标准需要与VCCO电压匹配务必确认板卡真空区域供电电压是3.3V引脚重复分配自定义IP的端口名在XDC中必须与综合后生成的网表端口完全一致大小写敏感生成比特流文件。这一步如果前面都顺利耗时大概在5-10分钟。生成成功后在Hardware Manager中打开目标板卡把比特流下载到开发板。5.2 上板实测流程与结果验证上板测试是整个项目最激动人心的环节但也是最容易出现“理论上正确、实际不正常”的环节。测试流程分为两步第一步先做一个简单的寄存器回读测试验证PS端和PL端自定义IP之间的AXI通路是否正常。在SDK或Vitis中向自定义IP的寄存器0写入0x12345678再读出来如果一致说明AXI Lite通路没问题。第二步开启DDR写读循环测试。向控制寄存器写入0x01启动测试然后循环读取状态寄存器观察test_done信号是否被置位。同时观察板上的LED测试完成时test_done_o驱动的绿色LED会点亮如果测试过程中发生错误error_flag_o驱动的红色LED会常亮。我实测的结果是100轮写读循环全部通过LED正常指示串口打印DDR R/W Test PASSED的调试信息如果通过UART输出。从按下按键到测试完成整个过程约需200ms到300ms这个耗时主要100轮DDR访问的累计时间每轮读写几百纳秒100轮理论上应该在几十毫秒内完成但实际耗时更多是因为PS和PL端AXI互联的配置和缓存一致性开销。如果出现错误错误LED会常亮状态寄存器会记录出错的轮次编号和DDR地址。通过串口把这些信息打印出来可以迅速定位问题范围。5.3 常见问题速查与排查思路我把这一路踩过的坑整理成了表格按频率从高到低排列问题现象可能原因排查方法比特流生成失败报Routing Resource错误PL端逻辑占用了过多资源或者引脚约束不当查看Utilization报告检查是否用了超过80%的LUT和FF尝试降低FCLK_CLK0频率到50MHz重新综合上板后自定义IP的寄存器读写无响应AXI地址映射错误或者时钟没有正常供给检查Address Editor中的地址分配用ILA核抓取S_AXI_AWADDR和S_AXI_WDATA信号确认真实地址与配置地址一致DDR读写时好时坏偶尔某轮出错DDR控制器初始化不完全或时钟抖动过大确认PS端DDR配置中选择的DDR型号与PYNQ-Z2实际颗粒一致用SDK的DDR内存测试程序如memtest跑一遍完整DDR测试按键触发失灵经常一次触发多次测试消抖时间太短或者没有做边沿检测把STABLE_TIME参数提高到30ms或50ms观察是否改善确认输出用了单周期脉冲而不是电平信号时序违例集中在自定义IP内部AXI Lite模板代码在多拍延迟路径上开销过大尝试在Vivado Synthesis设置中启用Retiming优化对自定义IP的设置保持默认MHz工作频率不要超频串口输出乱码波特率不匹配或者UART引脚配置错误检查MIO配置是否是UART1并与PS端UART波特率设置为115200一致用示波器测MIO48的波形确认是否有数据5.4 排查DDR问题的高效手段针对DDR读写错误强烈建议在调试阶段加上ILAIntegrated Logic Analyzer核。Vivado的ILA核可以实时抓取自定义IP内部状态机的关键信号包括AXI总线的awready、wready、bvalid、arready、rvalid、rdata等。ILA的使用方式很简单在Block Design的IP Catalog中搜索ILA拖入设计中。把需要观测的信号连接到ILA的探针端口我一般会抓AXI接口相关信号和内部状态机的state信号。设置触发条件比如rvalid上升沿触发。重新综合实现下载上板点击Run Trigger等待DDR读操作发生时开始采样。从这个波形里能直接看到某一笔读事务发出后rvalid什么时候拉高rdata是否正常返回。我当时用ILA发现过一个奇葩现象有时候DDR返回数据是正确的但rresp信号返回的是2b11表示DECERR说明地址映射出错了。查了设计文档发现是AXI互联矩阵的地址范围设置成了1M但PS端实际DDR基地址是0x00100000导致地址高位被截掉了。重新配置地址映射关系后问题彻底消失。5.5 一个真实Debug案例DDR写入正确但读出全零最后分享一个我印象深刻的Debug案例帮助大家理解这类系统问题如何一步步收敛。现象DDR读写测试中前50轮全部通过第51轮开始读出的数据全部变成0。重新上电后每次测试都在第51轮开始报错错误地址固定不变。初步排查思路由于错误地址固定怀疑是某个地址区域在DDR中无法正常访问。用SDK的memtest工具测试该地址区域发现这个区域位于DDR容量末尾附近读写出错。进一步查看PYNQ-Z2的原理图发现这个区域的地址刚好对应到了DDR颗粒的镜像区域——由于布线或地址线连接问题DDR控制器在该地址上访问时会走到一个未实际焊接颗粒的区域自然读出来就是0。这个案例说明做DDR测试时不要只依赖自定义IP的测试逻辑也要用更底层的内存测试工具做交叉验证这样才能判断是逻辑问题还是硬件连线问题。结束语按这套流程走下来从Vivado工程创建到上板DDR读写验证建立的是对整个Zynq软硬件协同工作流的完整认知。我自己在跑通这套流程后明显感觉后续再做AXI外设的扩展、DMA传输、甚至异构计算验证都能顺畅很多。最后分享一个经验调试AXI和DDR问题不要急着一遍遍改代码综合先上线抓波形数据比猜测可靠得多。祝你也顺利跑通自己的DDR读写链路。