MIPS单周期CPU设计指南：从指令集、数据通路到Verilog仿真上板

简介面向计算机科学与技术及相关专业学生提供湖南大学计算机组成与原理实验的完整参考方案。资源涵盖实验一至实验四的核心内容包括逻辑门电路与组合逻辑、内存层次结构、微程序控制处理器以及输入输出系统等模块适合正在学习计组实验、需要借鉴设计思路、验证调试方法或对照自查的读者。压缩包共136个文件约15.88MB包含原理图设计文件bdf、gdf、波形仿真文件vwf、工程配置文件qpf、qsf、实验文档doc以及说明脚本txt等另有大量辅助生成的过程文件目录结构清晰。已有456人学习下载。资料结构完整包含各实验的顶层设计、子模块及仿真结果可直接打开工程对照学习帮助理解计算机硬件的工作原理节省排错与搭建时间适合课内实验与课程设计复用。1. 计算机组成原理实验一份已跑通的湖大参考实现拿来复用前先想清楚三件事做计算机组成与原理实验最折磨人的不是不会写代码而是写出来的 CPU 在仿真里全对上了板子就乱跑。我拆这份湖南大学计组实验参考工程时第一反应是终于有人把“从指令集裁剪到上板跑通”的完整路径留下来了。它不是你印象里的零散代码包而是一条已经走通的 MIPS 单周期实现包含指令集选定、数据通路、控制器、仿真测试和上板验证的整套思路。适合两类人一是刚开始做计组实验、想找一份能对照抄作业的学生二是实验做得差不多但卡在边界问题上、想验证自己理解对不对的熟手。拿到手先别急着跑先想清楚三件事指令集选多大、单周期还是流水线、仿真与上板怎么验证。这三件事决定了你后面是顺风顺水还是天天返工。2. 指令集与数据通路从 8 条到 15 条指令的取舍依据2.1 指令子集选多大先把运算、访存、分支三类指令配齐计组实验最容易犯的错是指令集贪多。见过有人一口气把 MIPS 指令集大部分都写进去结果控制器和 ALU 的译码逻辑膨胀到一塌糊涂仿真报错根本定位不了。反过来指令太少也不行比如只做 8 条指令分支跳转和子程序调用都没覆盖上板验收时老师随便问你一句“怎么调子程序”就哑火。这份参考工程选的是 15 条指令的 MIPS 子集我把它们按功能分三组类别指令格式作用算术逻辑add / sub / and / or / sltR型寄存器运算覆盖 ALU 的基本功能码立即数运算addi / ori / luiI型覆盖符号扩展、零扩展、立即数拼接访存lw / swI型基址寻址读写数据存储器分支跳转beq / bneI型条件分支覆盖相等/不等两种情况跳转j / jal / jrJ型 / R型无条件跳转、子程序调用与返回这个搭配的逻辑是寄存器型运算决定了 ALU 必须有加减与逻辑运算能力立即数指令让你能初始化寄存器和内存lw/sw 是存储器的必考内容beq/bne 加上 j/jal/jr 则完整覆盖了控制流。15 条不多不少既能应付验收又让控制器的真值表保持在能手工推导的规模内。需要注意一个边界这个子集刻意不做乘除法也不做中断和异常。原因很实际——单周期模型下乘法器时序往往收敛不好一旦加入你的主频会被拖垮而教学验收的侧重点也不在这里。想扩展的话后续可以往多周期或流水线方向走而不是在单周期里堆指令。2.2 单周期还是流水线教学验收与扩展成本的平衡CPU 模型的选择直接决定你后面所有模块怎么写。主流的可选方案有三个单周期、多周期、流水线。这份参考选的是单周期理由是教学场景下它最友好。单周期的本质是每条指令在一个时钟周期内完成取指、译码、执行、访存、写回的全部过程。控制器是纯组合逻辑数据通路里没有“当前在哪一步”的状态记忆所以不存在数据冒险调试起来非常直观。代价是时钟周期必须按 CPI 最长的指令来定一般来说最慢的是 lw——它要同时走完指令存储器、寄存器堆、ALU、数据存储器、再写回寄存器堆这五段全部串行导致整体主频上不去。对比一下三个方案的参数方案每条指令周期数数据冒险控制器风格验收难度单周期1无组合逻辑真值表低多周期3~5需转发有限状态机或微程序中流水线1理想严重依赖转发/停顿状态机加冒险检测高我一般会建议同学如果目标是先把原理吃透并顺利验收选单周期如果你前面已经做过一次单周期、想写得有含金量再上多周期或部分流水线。流水线不是不能做但数据冒险、控制冒险和结构冒险三座大山同时压过来排查成本是单周期的好几倍。这份参考在顶层预留了流水线改造的接口——指令存储器和数据存储器物理分离这为将来把单周期改成两级流水线省了大事因为结构冒险天然被避开了。2.3 数据通路拆分模块边界画清楚后面定位才快拿到工程第一件事不是看代码而是看数据通路图。这份参考把整颗 CPU 拆成了七个模块PC、指令存储器、寄存器堆、ALU、数据存储器、控制器、立即数扩展器。每个模块只干一件事模块之间信号线全部显式连接。这个拆分习惯非常重要它意味着仿真出错时你能用波形逐段定位信号是在哪个模块断掉的而不是在一坨 always 块里大海捞针。顶层模块的端口设计很克制我摘一段接口定义你能看出边界的划分思路module cpu_top ( input wire clk, input wire rst_n, input wire [31:0] debug_pc_out, // 测试时查看当前PC output wire [31:0] debug_reg_a, // 调试寄存器堆A口读数据 output wire [31:0] debug_reg_b // 调试寄存器堆B口读数据 );端口只暴露了时钟、复位和三个调试信号。时钟和复位你得上板接真实信号调试信号则直接连到 LED 或调试器方便在板上观察 PC 和寄存器值。实际使用中你可以在测试平台里例化这个顶层模块然后通过debug_reg_a去检查某条指令执行后寄存器是否被正确写入。控制信号的名字在这份工程里也是统一规范reg_write写寄存器使能、alu_src选择立即数还是寄存器值、mem_write写数据存储器使能、mem_to_reg选择写回的是 ALU 结果还是内存读出的数据。这些名字你在课本上见到过在工程里保持同名查真值表时就能直接对应上不用来回翻译。3. 核心模块实现ALU、控制器与存储器的 Verilog 落地写法3.1 ALU用 4 位控制码驱动功能选择ALU 是整个 CPU 的算力核心。这份参考的 ALU 模块没有把指令直接作为输入而是接收由控制器译码后的 4 位控制码alu_op这样 ALU 不感知上层指令格式只要把控制码到运算的映射写对就行。我给一个带注释的实现示例module alu ( input wire [31:0] a, // 第一个操作数 input wire [31:0] b, // 第二个操作数 input wire [3:0] alu_op, // ALU 控制信号由控制器产生 output reg [31:0] result, // 运算结果 output wire zero // 结果为0的标志分支比较用 ); always (*) begin case (alu_op) 4b0000: result a b; // ADD 4b0001: result a - b; // SUB 4b0010: result a b; // AND 4b0011: result a | b; // OR 4b0100: result (a b) ? 32b1 : 32b0; // SLT 4b0101: result a b[4:0]; // SLL 预留 default: result 32b0; endcase end assign zero (result 32b0); endmodule这个 ALU 的写法有两个细节值得注意。第一result用了reg类型因为它在always (*)块里被赋值但因为没有时钟沿它综合出来依然是组合逻辑不是寄存器。第二zero信号用assign连续赋值它直接由result派生这意味着它是纯组合信号在后级电路里可以立即被使用。分支指令就是靠它判断是否跳转的。一个现实中很容易踩到的坑是slt有符号比较。上面代码里用的是a b默认按无符号处理。如果你后面想比较负数比如判断-1 1是否成立这里会得到错误结果。常见做法是把比较运算改成$signed(a) $signed(b)但要注意 ALU 本身不去判断指令是有符号还是无符号——这个语义应该由控制器决定或者你在指令集设计阶段就约定好不需要有符号比较保持简单。3.2 控制器硬布线真值表比微程序更适合单周期控制器有两种典型实现路径硬布线的组合逻辑真值表和基于 ROM 的微程序控制。这份参考在单周期里选的是硬布线原因很简单——单周期每条指令只有一个时钟周期控制器不需要状态记忆用组合逻辑 case 语句就能描述完整译码表。控制器需要产出的信号包括reg_dst写寄存器地址选 rt 还是 rd、alu_srcALU 的第二操作数选寄存器还是立即数、mem_to_reg、mem_write、reg_write、branch、jump、alu_op。译码依据的核心是 opcode 字段对于 R 型指令还要再查 funct 字段来细分功能码。我摘一段带注释的控制器关键代码always (*) begin // 默认值所有控制信号都设为不动作 reg_write 1b0; mem_write 1b0; branch 1b0; jump 1b0; alu_src 1b0; reg_dst 1b0; mem_to_reg 1b0; alu_op 4b0000; case (opcode) 6b000000: begin // R型 reg_write 1b1; reg_dst 1b1; // 写 rd case (funct) 6b100000: alu_op 4b0000; // add 6b100010: alu_op 4b0001; // sub 6b100100: alu_op 4b0010; // and 6b100101: alu_op 4b0011; // or 6b101010: alu_op 4b0100; // slt endcase end 6b100011: begin // lw reg_write 1b1; mem_to_reg 1b1; // 数据来自存储器 alu_src 1b1; // 地址偏移量来自立即数 alu_op 4b0000; // 地址 基址 偏移 end 6b101011: begin // sw mem_write 1b1; alu_src 1b1; alu_op 4b0000; end 6b000100: begin // beq branch 1b1; alu_op 4b0001; // 用减法比较相等 end 6b000010: jump 1b1; // j default: begin // 保留避免锁存器 end endcase end这里最关键的一步是always块的开始先把所有控制信号全部赋默认值然后 case 里只改需要拉高的信号。这个写法的目的不是“代码好看”而是防止综合器生成锁存器——如果没有默认赋值case 的每个分支只覆盖部分信号Verilog 语法上对未赋值信号保持原值而组合逻辑块的“原值”没有寄存器维持综合器就会用锁存器来兜底这在计组实验里算是一个隐藏雷区。3.3 寄存器堆与数据存储器异步读、同步写的基本约束寄存器堆是计组实验里最容易写出时序错误的地方。标准做法是读操作异步完成、写操作在时钟上升沿完成。这份参考的寄存器堆关键代码module regfile ( input wire clk, input wire reg_write, input wire [4:0] read_addr_a, input wire [4:0] read_addr_b, input wire [4:0] write_addr, input wire [31:0] write_data, output wire [31:0] read_data_a, output wire [31:0] read_data_b ); reg [31:0] memory [31:0]; // x0 寄存器恒为0写入被忽略 assign read_data_a (read_addr_a 5b0) ? 32b0 : memory[read_addr_a]; assign read_data_b (read_addr_b 5b0) ? 32b0 : memory[read_addr_b]; always (posedge clk) begin if (reg_write (write_addr ! 5b0)) begin memory[write_addr] write_data; end end endmodule读数据的assign是纯组合逻辑也就是说在同一个时钟周期内只要读地址稳定输出就能稳定ALU 在周期内读到寄存器值是允许的。写入则是posedge clk沿触发。这个异步读、同步写的组合本身就是单周期 CPU 能在一个周期内完成“读寄存器→运算→写寄存器”的基础。存储器实现也遵循同样逻辑指令存储器只读始终用pc作为地址输出指令数据存储器在mem_write拉高时于时钟沿写入。这是硬件设计里的关键约束——不要在组合逻辑块里写存储器否则仿真和综合不一致。3.4 仿真环境用 iverilog 快速验证第一条 addi拿到工程后第一件事不是直接上板而是先用仿真环境确认基础指令能跑。这里我用 iverilog 加 GTKWave 的组合零成本且能够命令行一键操作。测试平台的核心逻辑是加载一段指令到指令存储器复位 CPU跑若干周期然后检查寄存器和内存的值。# 编译所有源文件生成可执行的仿真程序 iverilog -o sim_vvp cpu_tb.v cpu_top.v alu.v regfile.v control.v imem.v dmem.v # 运行仿真 vvp sim_vvp # 把波形文件输出为 VCD 格式用 GTKWave 打开 gtkwave sim.vcd在测试平台里你需要做一个带时序的驱动大致流程是先拉低rst_n保持 5 个时钟周期完成复位再拉高rst_n然后每个时钟上升沿后检查 PC 是否为期望值。以addi $t0, $zero, 5为例这条指令执行完后$t0应变为 5。检查方式有两种一是直接读寄存器堆的read_data_a二是观察写回数据线。前者更直观但你需要给测试平台额外引出调试端口。仿真过程中建议把clk、rst_n、pc、reg_write、alu_result、write_data这几个信号加到波形窗口里分组观察。这样你能看到指令在哪个周期完成、写回是否发生、数据是否按预期写入目标寄存器。我见过很多同学仿真翻车的场景最后发现不是逻辑写错而是复位时间太短、PC 初始状态不确定第一个周期直接取到垃圾指令——这类问题在波形里一眼就能看出来。4. 仿真与上板避坑冒泡排序跑飞后我查过的六个点4.1 现象排序程序执行一半加载到内存的数据被覆盖排序程序先要把待排序数据 lw 到寄存器再用 sw 存回内存结果跑到一半原本的数据被莫名其妙的数值覆盖。原因寄存器堆和读写数据端口接错某些控制信号的默认值拉高了mem_write或者数据存储器被写入了本应写入寄存器堆的值写使能信号混乱。解决检查mem_write信号的译码逻辑用波形确认它只在 sw 指令执行时保持高。另一个常见做法是把mem_write的默认值设为 0。4.2 现象addi 被当成 add 执行立即数部分完全没有参与运算如果是这种表现先查 ALU 的第二操作数来源。控制器输出的alu_src必须要在 I 型指令里被拉高否则 ALU 的 B 端口永远接的是寄存器堆的read_data_b立即数线根本没有被选上。原因case 分支里漏了对addi的alu_src赋值。解决在控制器所有 I 型指令分支中统一alu_src 1b1。4.3 现象beq 永远不跳转zero 信号在波形里跳变不稳定这是单周期里典型的组合逻辑时序混淆问题。zero信号由 ALU 的减法结果产生它必须在 ALU 输出稳定后完成比较而如果你在always (posedge clk)里对 zero 进行采样你的分支判断就慢了半拍。原因把组合逻辑的 zero 错误地与时钟同步了。解决zero保持组合 assign 方式PC 的更新统一放在posedge clk里保证在时钟边沿到来时 zero 已经稳定。4.4 现象上板后按了复位程序仍然从错误地址开始取指原因开发板按键的复位信号没有做同步或者复位极性反了。很多板子的复位键默认是高电平电路设计时按键按下拉低而你的rst_n需要低电平复位接反就会导致复位永远不生效。解决先查板子原理图确认按键极性若按键有抖动在复位路径上加两级触发器做同步滤波。4.5 现象仿真结果全对下载到板子上跑就是乱码这是所有计组实验到最后最让人崩溃的一条。仿真在行为级验证了功能正确性但板子是真实物理世界——你的开发板主频可能是 50MHz而单周期 CPU 的 lw 路径在这个频率下根本站不住。原因可能是时序收敛问题也可能是引脚约束没有写完整甚至是你把时钟接到了一个普通 I/O 口而不是时钟专用引脚上。解决上板前先确认时钟路径如果是教学开发板用板载低速时钟或对主频分频检查约束文件中时钟、复位、LED 引脚的电气标准是否与原理图一致。从那以后我每回做上板实验都强制走一遍“先复位再单步后自动”的流程。5. 进阶验证用自测汇编、波形核对清单和上板规则压出真问题5.1 设计一组能覆盖全部指令的冒泡排序仿真不是把每条指令单独跑一遍那么简单指令之间的组合才会暴露问题。我强烈建议你把冒泡排序当成标准测试程序因为它天然用到了lw、sw、beq、bne、sub、addi、j还顺便覆盖了跳转目标地址的边界计算。下面是一个简化的 MIPS 冒泡排序框架# 假设数据从内存地址 0x40 开始长度放在 $s0 addi $s0, $zero, 5 addi $s1, $zero, 0x40 addi $t0, $zero, 0 outer_loop: # 内层循环比较并交换 lw $t1, 0($s1) lw $t2, 4($s1) slt $t3, $t2, $t1 # 如果下一个比当前小 beq $t3, $zero, skip_swap sw $t2, 0($s1) sw $t1, 4($s1) skip_swap: addi $s1, $s1, 4 addi $t0, $t0, 1 slt $t4, $t0, $s0 bne $t4, $zero, outer_loop loop_end: j loop_end5.2 波形核对清单PC每周期应当变化分支指令跳转时 PC 的变化要核对目标地址reg_write不应该在 SW 等非写寄存器指令中被拉高mem_write必须在 SW 指令的时钟沿有效mem_to_reg在 LW 指令写回时要拉高。每一条都用仿真波形逐一标记别跳过。5.3 我的固定上板流程硬件调试要按顺序做先复位、再单步、最后自动运行。单步时钟用按键触发每按一次产生一个时钟上升沿同时观察 LED 上显示的寄存器或 PC 值。确认每一步都在预期范围内后再切自动。这个方法笨但有效。希望帮到你。本文还有配套的精品资源点击获取