基于FPGA和CH569的USB3.0高速数据采集系统设计与实现

一直关注高速数据采集这块的朋友应该对“FPGA前端采集 USB3.0桥接芯片上传”这套架构不陌生。以前做USB3.0传输大家第一反应都是CYUSB3014FX3或者FT601但这两颗芯片要么开发门槛不低要么资料相对封闭。这次我搭了一套基于沁恒CH569的方案FPGA做数据采集和预处理CH569内部的RISC-V内核跑USB3.0协议栈整条链路从ADC采样到PC端显示全打通实测连续传输带宽稳定在300MB/s以上比传统方案少了很多外围电路。这套设计很适合正在搞高速采集、图像传输、软件无线电的工程师参考也能给想入门RISC-VUSB3.0的朋友一个完整的落地样板。整个系统解决的核心问题很明确怎样用最低的硬件复杂度把FPGA采集到的高速数据实时搬进PCCH569把USB3.0的PHY和控制逻辑全集成在芯片内部省掉了外部PHY和繁琐的ULPI接口时序让我能把精力集中在FPGA逻辑和端到端吞吐优化上。下面我会从方案选型、硬件设计、FPGA逻辑、CH569固件、联合调试这几个维度把整套系统的设计思路和实操细节完整拆开讲。1. 方案选型与整体架构设计1.1 为什么选CH569而不是FX3或者FPGA直驱USB3.0 PHY做USB3.0数据传输圈子里主流方案其实就三条路FPGA直接外挂USB3.0 PHY芯片比如TUSB1310、用赛普拉斯的FX3系列、用带RISC-V内核的CH569。先说说我为什么排除前两个。FPGA外挂PHY这条路的劝退点在于USB3.0的物理层标准是5Gbps的SerDesFPGA里要自己实现PCS层、链路训练、协议层状态机工程量非常大而且市面上能买到的USB3.0 PHY芯片本身货源也不多设计周期拉得很长。老板问你要进度的时候你敢说自己在调链路训练状态机那基本就是给自己挖坑。FX3则是ARM9内核加一堆定制接口资料确实多但授权、供货、价格这些年都谈不上友好而且它的GPIF II接口和FPGA对接时时序要求很严格信号线上稍有点毛刺就会导致数据错位。CH569打动我的原因很实在芯片内部直接集成了USB3.0超高速PHY、USB3.0设备控制器和RISC-V内核单芯片就能完成协议处理。我只需要把它当成一个带FIFO接口的高速数据通道来用CPU核主要用于枚举、控制管理和描述符处理大块的数据搬运交给DMA和硬件FIFO完成。这样FPGA端的接口逻辑就简单得多不用碰协议栈整个项目的风险点压缩到可控范围。1.2 系统架构与数据流分解整套系统的数据流分为上行和下行两条链路。上行链路是核心ADC采样数据先进入FPGA经过必要的预处理后写入FPGA内部的异步FIFO或DDR缓存然后按突发模式通过并行FIFO接口灌给CH569CH569再通过USB3.0的Bulk端点把数据发到PC端上位机。下行链路是PC发控制命令比如采样率切换、增益调节、启动停止经过CH569转发到FPGA的控制寄存器实现上位机对采集端的远程控制。选“FPGA CH569”而不是“CH569直接采集”是因为ADC数据率和数据处理复杂度摆在那里。以我用的AD9226为例12bit/65MSPS原始数据率约97.5MB/s这个速率FPGA接收没有任何压力但如果要做数字下变频、滤波、触发、FFT这些预处理CH569这种MCU级别的处理能力根本扛不住。FPGA的价值就在前端实时处理CH569的价值在高速传输两者分工非常清晰。1.3 这套系统能做什么适合谁来参考这套架构能承载的应用场景很广。我做的是通用数据采集平台换不同的AD前端就可以变成示波器、逻辑分析仪、软件无线电接收机、图像采集卡。比如你把ADC换成LTC2208这种16bit/130MSPS的片子数据率约260MB/sUSB3.0链路依然能扛得住如果你做的是CMOS图像传感器采集把MIPI信号在FPGA里解析成并行数据同样可以灌进这条链路。适合参考这套设计的人有三类一是做测试测量仪器的电子工程师需要快速搭建数据采集前端二是做软件无线电或高速通信基带处理的开发者需要把FPGA处理完的IQ数据实时上传三是对RISC-V和USB3.0协议栈感兴趣的嵌入式学习者CH569给你提供了一条不用写Verilog就能玩转USB3.0的捷径。2. 硬件设计要点与PCB布局心得2.1 CH569最小系统搭建细节CH569的供电和时钟是整个硬件设计的基石这块省事后面就等着哭。芯片需要三路电源3.3V IO电源、1.8V或内部LDO配置、1.0V核心电源其中USB3.0 PHY的供电质量直接决定信号完整性。我用的是独立LDO分区供电数字3.3V和PHY模拟电源之间用电感隔离地平面则在PHY区域做单点跨接避免数字噪声串扰到模拟端。时钟方面CH569需要外接25MHz晶振配合内部PLL倍频产生USB3.0需要的5Gbps参考时钟。晶振选型注意精度要优于50ppm最好是温补晶振我最初用普通无源晶振长时间上电后偶发掉枚举排查半天发现是频率偏差超出了USB协议容限换成温补晶振后问题消失。复位电路用RC延时加手动复位按键上电复位时间建议保持至少10ms。2.2 FPGA与CH569并行FIFO接口专题这是FPGA和CH569之间的“脐带”设计时优先保证这一段的信号完整性和时序收敛。我采用的接口定义包括16位双向数据总线PD[15:0]、FIFO写信号FIFO_WR、FIFO读信号FIFO_RD、FIFO时钟FIFO_CLK、地址/命令选择FIFO_A0、状态输出FIFO_FULL/FIFO_EMPTY再加上中断请求INT和片选CS。数据总线方向由CH569控制FPGA在读操作时要把数据总线置为高阻态。时序上最关键的是FIFO_WR信号的脉宽要满足CH569手册要求我实际留了30%以上的余量。因为FPGA内部逻辑经过PLL后时钟偏斜和组合逻辑延迟叠加如果不做时序约束极端温度下可能会出现写数据建立保持时间不足导致偶发性丢数据。建议在FPGA工程里对这组接口做完整的set_input_delay和set_output_delay约束。2.3 USB3.0差分对布线与PCB叠层USB3.0工作在5Gbps已经属于高速信号范畴PCB布线不能再按普通低速逻辑处理。我用的四层板USB3.0的TX/RX差分对走在顶层参考平面完整阻抗控制为90欧姆。差分对内等长控制在5mil以内对外等长控制在20mil以内过孔数量尽量少。特别提醒CH569的USB3.0引脚和USB座子之间串联的耦合电容不能用普通贴片陶瓷电容混过去要选高频特性好的0402封装电容容值0.1uF即可位置尽量靠近座子。ESD保护器件也要选寄生电容小于1pF的否则会把信号边沿搞坏。第一次打板我图省事用了常规电容结果眼图质量差到无法完成USB3.0训练后来查到是电容ESR偏大导致信号回损超标。3. FPGA逻辑设计从采集到接口的完整链路3.1 ADC采样时序与跨时钟域处理ADC接口部分我选的是并行LVCMOS输出的ADC采样时钟由FPGA内部PLL产生。AD9226要求采样时钟占空比尽量接近50%我用PLL输出后加ODDR原语做时钟整形保证进入ADC引脚的时钟边沿足够干净。数据同步采用IDDR原语在时钟双沿采集这样能降低对时钟占空比的敏感度。跨时钟域是FPGA设计中最容易翻车的位置之一。ADC采样时钟域比如65MHz和CH569 FIFO接口时钟域我用100MHz不同步数据打过去必须经过异步FIFO缓冲。FIFO的读侧指针同步采用两级寄存器打拍加格雷码杜绝亚稳态传播。这里有个很多新手容易犯的错直接用异步FIFO的empty信号做逻辑判断时未做同步导致出现负脉冲毛刺必须用FIFO的独立同步输出端口或者在逻辑里再做一级同步。3.2 乒乓缓存与FIFO深度计算方法理想情况下ADC数据直接灌进FIFO再发给CH569即可但USB传输有突发性链路层重传会导致短时阻塞。如果FIFO不够深FIFO满了之后ADC数据只能丢掉。我采用了典型的乒乓缓存结构FPGA内部例化两块独立RAM块写入端轮流写入读出端一张存满就切换同时通知CH569开始读取这样能吸收掉USB传输的瞬时波动。FIFO深度怎么算以数据率100MB/s、USB3.0突发间隔最大约20us由USB调度决定为例需要的缓存深度至少是100MB/s × 20us 2000字节。这看起来不大但考虑到上位机处理延迟、系统调度抖动我实际用了16KB的FPGA内部FIFO并有配套的“半满”中断信号触发CH569 DMA启动实测没有出现溢出。如果你跑更高的ADC采样率还要自己在FPGA外部挂DDR3做海量缓冲但代价是系统复杂度上了一个台阶。3.3 命令通道与状态回传设计除了数据通道FPGA端还需要一个下行命令接口。我通过CH569的SPI主端口连接FPGA的SPI从端口PC发过来的控制字由CH569解析后写入FPGA寄存器。SPI通信速率不用很高1MHz即可关键是协议要稳定。命令帧格式我设计成“帧头命令字参数校验”帧头用固定的0x5A5A防止误触发。状态回传也很重要。FPGA实时采集FIFO水位、ADC过载标志、PLL锁定状态通过SPI周期上报给CH569再由CH569把这些状态和采集数据一起组帧发给PC。这样上位机不仅能拿到采样数据还能看到系统健康度调试时省了无数时间。4. CH569固件开发RISC-V内核上的USB3.0协议栈4.1 开发环境与工程组织CH569的固件开发使用的是沁恒官方的MounRiver StudioMRS这玩意基于Eclipse加RISC-V GCC工具链界面和STM32CubeIDE很像上手成本低。官方SDK里给了丰富的USB3.0例程包括设备枚举、Bulk传输、UVC等我强烈建议不要从零写USB协议栈直接在官方提供的“USB3.0 Bulk双向传输”例程上改。工程结构分三层应用层我的自定义命令处理、USB设备层描述符和端点管理、底层寄存器驱动。修改的重点在描述符表和应用层回调函数上。4.2 设备枚举与描述符配置要点设备枚举阶段是USB设备最敏感的部分。CH569内置的USB3.0控制器会自动处理大部分协议细节但描述符还是要自己认真写。我配置为自定义HID还是Bulk如果是纯高速数据采集建议使用自定义设备类端点类型选Bulk批量传输这样吞吐率最高。注意CH569支持SuperSpeed和HighSpeed双模式描述符里必须同时提供USB3.0和USB2.0两套端点描述符否则插USB2.0口无法降速工作。一个实际经验描述符中的bMaxPacketSize0字段SuperSpeed下必须按512字节设置HighSpeed下是64字节不能写错。我最初直接把HS的值填到SS描述符里导致USB3.0 host端一直枚举失败报“设备无法识别”查了两天才发现是这里的问题。4.3 DMA传输路径与性能优化CH569的数据搬运全部依赖DMA。官方SDK里示例是用的寄存器轮询方式读FIFO但那样占用CPU开销传输速度上不去。我改成了DMA链式传输在内存中维护一个发送描述符数组每个描述符指向一个数据缓冲区DMA逐个搬运搬运完成触发中断并更新描述符队列。CH569内部FIFO配合DMA可以实现高效的流式传输。传输性能的瓶颈最终落在USB调度和DMA带宽上。实测我这款CH569在Bulk单向传输时应用层有效带宽能稳定在300MB/s以上峰值能摸到接近380MB/s。这个数据已经覆盖了绝大多数采集场景。如果还需要更高带宽就得考虑双端点交错传输或者压缩数据但这会让系统复杂很多。4.4 RISC-V应用层控制逻辑实现应用层我写了一个简单的命令解释器上位机发8字节命令帧CH569收到后判断命令类型是通道配置就转发给FPGA是启动/停止就置位GPIO控制采集使能是查询状态就从SPI读取FPGA状态寄存器并组织返回数据。这样RISC-V核实际上扮演“管家”角色它不碰大数据只做控制面的事数据面全交给DMA和硬件FIFO。这里插一个RISC-V内核使用感受CH569的青稞V3A内核跑120MHz做这些控制任务绰绰有余而且指令集资料齐全。如果你之前只玩过ARM转RISC-V的适应成本很低基本就是换个编译器和寄存器描述文件的事。5. 上位机软件与全链路联调5.1 上位机框架选择与驱动配置上位机我用C#配合WinUSB驱动开发。CH569官方提供了INF和驱动安装包支持WinUSB方式访问这样就不需要写内核驱动。C#端使用P/Invoke调用WinUSB API或者直接用LibUsbDotNet库封装好的接口开发速度很快。数据接收线程用异步读写模型开两个线程分别处理Bulk读写。接收缓冲区用环形队列连续读取128KB大小的数据块并在状态栏实时显示接收速率和丢包计数。上位机界面很简单一个波形显示控件用于展示采样数据波形一个参数面板用于下发控制命令一个状态栏显示链路速率和错误统计。5.2 端到端吞吐率实测与瓶颈分析整条链路联调后我做了一组基准测试。ADC输出固定频率正弦波采样率65MSPS12bit数据理论数据率97.5MB/s。USB3.0实际传输速率上位机统计为可稳定在96MB/s以上接近理论极限丢包为零。把采样率提高到120MSPS后数据率约180MB/s实测依然稳定在178MB/s左右。这个结果说明瓶颈不在USB链路而在于ADC采样率和FPGA处理位宽。如果你想让系统跑满USB3.0就得选更高位数和更高速度的ADC。但要注意当数据率超过200MB/s后FPGA内部数据总线的处理位宽要相应加大否则数据搬运逻辑会成为新的瓶颈。5.3 与官方例程对比和二次开发建议官方SDK里的Bulk示例实际上已经能跑通基本收发但若直接用于数据采集有几个问题要处理一是官方示例的DMA缓冲是固定大小不适合流式数据二是官方例程没有丢包统计出了问题很难定位三是官方示例的GPIF接口逻辑是给CH569当外设用和FPGA对接还需要自行适配时序。我建议你在官方例程基础上重点改造DMA缓冲区管理、增加丢包计数、完善命令交互协议。6. 常见问题与调试技巧实录6.1 枚举失败与驱动加载问题排查“设备无法识别”是最常见的问题。先区分是硬件问题还是固件问题插USB2.0口测试如果USB2.0都枚举不了大概率是硬件问题如果USB2.0正常、USB3.0不行重点看差分对布线和PHY供电。驱动方面安装官方驱动后如果设备管理器显示“未知设备”可以手动更新驱动选择WinUSB或者检查INF文件里的硬件ID是否和你芯片的VID/PID一致。还有个小坑CH569有两个USB控制器一个是USB3.0的SuperSpeed控制器一个是USB2.0的HS/FS控制器两者复用了同一组物理引脚。固件初始化时必须正确选择启动模式否则可能跑在USB2.0模式下面却还报错。6.2 高速传输数据丢包与FIFO溢出如果上位机收到的数据偶发丢包先看FPGA内部FIFO水位是否频繁达到满值。如果在满值附近波动说明缓存深度不足或CH569 DMA启动不够及时。优化方式一是把FPGA FIFO深度加大二是把CH569的DMA搬运粒度调大减少中断频率三是确认批量传输的端点缓冲区是否设置得足够大。另一个隐蔽问题时钟抖动导致跨时钟域采错数据表现为偶尔出现整段波形错位但不是丢包。我查过AD9226的数据手册发现采样时钟上升沿时间不足解决办法是在FPGA中把采样时钟输出经过一个DDR输出寄存器再做一次1/4周期延时调整采样点位置让采样点处于数据稳定窗口中央。6.3 信号完整性问题导致的USB3.0链路退化USB3.0链路如果训练不成功或者速率自动回退到USB2.0多半是信号质量问题。用示波器测量TX差分对眼图确保眼宽和眼高满足USB规范。如果眼图闭合检查耦合电容、ESD器件、连接器的寄生参数是否超标。PCB走线过孔多的位置建议改为背钻工艺。散热问题也值得一提。CH569在持续高速传输时芯片温度上升明显我在芯片底部加了一块散热焊盘连接到PCB大面积铜箔做了散热实测温度从85度降到55度左右。如果你做长时间高负载测试散热设计一定不能省。6.4 调试习惯与工具清单分享这套系统调试时我常用的工具很简单逻辑分析仪最好带USB3.0协议解析、高速示波器、串口打印、自定义的FPGA内部ILA调试核。FPGA端加ILA观察FIFO的写计数和读计数能快速判断数据是否在FPGA侧丢失CH569端通过串口打印DMA完成中断计数和错误状态能确认USB侧是否有异常。最后分享一个偷懒技巧联合调试时给上位机加一个“回环测试”模式也就是FPGA收到数据后原样返回给CH569上位机校验收发数据是否一致。这个功能排查链路问题时极其高效能迅速把问题定位到“FPGA→CH569”还是“CH569→PC”这一段强烈建议做进固件里。按照这套流程我从零开始调试到全链路跑通大概花了两周时间希望这篇文章能帮你把这个周期缩得更短。