FPGA与PHY的SGMII接口硬件协同设计实战指南

FPGA和PHY芯片之间的SGMII接口做硬件协同设计的时候说好听点是“标准握手”说难听点就是“互相试探底线”。我调试过的SGMII链路少说也有几十条了从Xilinx的7系列到UltraScale从Marvell的88E1512到瑞昱的RTL8211再到高云、紫光这些国产FPGA配国产PHY这个接口基本是千兆以太网绕不开的“必经之路”。这篇文章就围绕FPGA、PHY芯片、SGMII接口这三者的硬件协同设计展开把我踩过的坑、验证过的方法、排查问题的思路一次性说清楚适合正在做FPGA高速接口开发、以太网通信的工程师参考。1. SGMII接口到底是什么它解决了什么问题1.1 从GMII到SGMII并转串的必要性早年的千兆以太网MAC和PHY之间用GMII接口8位数据发送、8位数据接收加上收发时钟、控制信号林林总总加起来20多根线。20多根线在PCB上跑125MHz的DDR信号布局布线压力非常大EMI问题也突出。RGMII把数据线减到4根但仍然是并行接口而且为了在4根线上同时传递千兆速率不得不采用DDR方式——上下沿都采数据时序裕量很紧张。SGMII的全称是Serial Gigabit Media Independent Interface串行吉比特媒体独立接口。它把GMII的并行数据转换成一对差分串行信号发送、一对差分串行信号接收总共4根线。4根线替代20多根线PCB设计难度直线下降而且因为采用了SerDes技术和8B/10B编码信号完整性更好传输距离也更远。SGMII最开始是Cisco主导提出的后来被IEEE吸收进802.3ah规范。很多工程师会疑惑SGMII和1000BASE-X看起来几乎一样都是1.25Gbps的串行差分信号二者到底什么关系这里有个关键区分SGMII是MAC和PHY之间的接口标准1000BASE-X是物理介质侧的线路标准。FPGA内部实现的SGMII接口物理层走的是SerDes收发器而PHY芯片对外面向网口的才是1000BASE-X或者1000BASE-T。1.2 SGMII为什么是1.25Gbps1Gbps数据去哪了这是刚接触SGMII的人最容易犯迷糊的地方。千兆以太网的数据速率是1Gbps但SGMII的线速率是1.25Gbps多出来的0.25Gbps去哪了答案是8B/10B编码。SGMII在物理层采用8B/10B编码每8位数据会被编码成10位符号再发送编码开销是25%。所以1Gbps数据经过8B/10B编码之后线速率变成1Gbps × 10/8 1.25Gbps。这就是千兆SGMII链路跑在1.25Gbps速率上的数学根源。8B/10B编码不只是增加开销它还干了三件重要的事第一保证直流平衡避免信号在传输中积累直流分量第二保证足够的跳变密度让接收端的CDR时钟数据恢复电路能从数据流中恢复出时钟第三提供特殊控制字符K码用于对齐、空闲填充和状态传递。SGMII还有一个有意思的细节当链路工作在10Mbps或100Mbps时它并不会把线速率降下来而是仍然以1.25Gbps的物理速率发送通过重复发送同一数据来控制实际吞吐率。同时SGMII协议定义了每16个数据符号后插入一个配置符号Config Symbol这个符号承载了链路速度和双工模式的协商信息。PHY芯片在SGMII模式下会自动插入这些配置符号FPGA侧的PCS层也会解析这些符号来获知对端PHY的工作状态。1.3 SGMII的物理信号定义和电气特性SGMII物理层的信号定义很简洁总共两组差分对发送对TXP/TXN、接收对RXP/RXN再加上参考时钟。电平标准通常是CML电流模式逻辑也有部分PHY支持LVPECL但绝大多数应用场景都是CML。CML电平的输出摆幅典型值是400mV到800mV峰峰值共模电压在1.2V到1.8V之间具体看器件。差分阻抗要求100欧这是SGMII设计里最重要的电气约束之一。走线的时候这两对差分线必须做100欧差分阻抗控制而且尽可能把对内等长做到5mil以内长度差越大时序裕量越小。SGMII的参考时钟通常是125MHz来源有两种典型接法一种是PHY芯片提供125MHz时钟给FPGA另一种是FPGA提供125MHz时钟给PHY。具体用哪种要看PHY芯片的数据手册。很多PHY芯片在SGMII模式下要求外部提供125MHz参考时钟这个时钟可以来自FPGA的时钟输出引脚也可以来自独立的晶振。需要注意这个参考时钟的精度要求在±50ppm以内误差太大会导致数据流中的时钟频率偏差超过接收端弹性缓冲区的处理能力。2. FPGA侧的SGMII硬件实现2.1 高速串行收发器的选型不是所有引脚都能用FPGA实现SGMII接口绕不开高速串行收发器。Xilinx 7系列叫GTP或GTXUltraScale/UltraScale叫GTH/GTYIntel Cyclone 10 GX叫Transceiver国产的高云、紫光也有对应的SerDes模块。这些收发器的核心功能是一样的把并行数据串行化发送、把接收到的串行数据恢复成并行数据内部集成了PLL、CDR、8B/10B编解码器、弹性缓冲区等模块。选型时要特别注意不是FPGA的任意引脚都能接SGMII差分信号只有特定的MGT bank引脚有SerDes能力。我见过有人把SGMII差分对接到普通LVDS引脚上结果自然是完全不通。所以原理图设计的第一步就是打开FPGA引脚手册确认MGT bank的位置和可用通道数。Xilinx 7系列里GTP支持最高3.125Gbps线速率GTX支持最高12.5Gbps跑1.25Gbps的SGMII绰绰有余。但要注意MGT bank的参考时钟输入是专用的一个bank内通常有2个参考时钟引脚如MGTREFCLK0P/N和MGTREFCLK1P/N供该bank的收发器使用。参考时钟和信号如果跨bank使用会增加布线难度和时钟抖动。2.2 参考时钟接法这是最容易出错的地方SGMII的参考时钟在FPGA侧的接法非常有讲究。以Xilinx 7系列的GTP/GTX为例有两种常见方案。方案一外部晶振直接接到MGTREFCLK引脚。125MHz晶振经滤波后接REFCLK0P/REFCLK0N这是最干净的做法。需要注意的是MGTREFCLK对晶振的驱动能力有要求有些晶振输出幅度不够需要加缓冲器或者选用高驱动能力的晶振。我实际遇到过晶振输出幅度不足导致GTX的PLL失锁问题后来换了一颗输出幅度更高的有源晶振就好了。方案二PHY芯片输出的125MHz时钟接FPGA的普通时钟引脚FPGA内部通过BUFG分发到GTP/GTX的参考时钟入口。这种方案的好处是可以省一颗晶振坏处是MGT的参考时钟通常要求从专用引脚进入从普通IO进的话要多走一段内部布线抖动特性不如专用引脚直接输入。如果PHY没法输出干净的125MHz时钟我更推荐老老实实加一颗晶振。还有一个高频问题FPGA内部PLL能不能用来给GTP/GTX提供参考时钟答案是可以但不建议。GTP/GTX的PLL对外部参考时钟的抖动有严格限制普通PLL出来的时钟抖动往往超标会导致误码率上升。我个人的经验是跑SGMII这种1.25Gbps的低速串行链路偶尔能通过内部PLL跑通但一旦温度变化或者电压波动误码就会冒出来非常不稳定。能走专用参考时钟引脚就绝不折腾内部PLL。2.3 GTX复位时序不是上电就能用的FPGA侧的SGMII实现绝大多数人会直接用Xilinx官方的1G/2.5G Ethernet PCS/PMA or SGMII IP核。用这个IP核最大的坑是复位时序。Xilinx在UG476里明确给出了GTX的复位顺序先复位GTX的PLL等PLL锁定后释放TX和RX的复位然后等待TX/RX复位完成。很多人图省事直接一个全局复位信号同时复位IP核的所有模块结果就是IP核状态机起不来。我记得第一次调这个IP的时候时序是乱的仿真明明通过一上板就不工作后来仔细查了UG476才知道复位顺序有严格要求。标准的复位流程应该这样处理上电后先释放GTX PLL的复位等待PLL_LOCK信号拉高。这个等待时间至少要有500微秒以上有些器件甚至需要几毫秒。PLL锁定后释放GTX TX和RX的复位。TX/RX复位完成后IP核内部状态机会自动进行RX的CDR锁定和通道对齐。最后检查gtx_rxresetdone和gtx_txresetdone信号两个都拉高才表示收发器初始化完成。在实际工程里我习惯用一个小状态机来控制复位时序配合计数器做延时确保每个阶段都有足够的等待时间。还有一点GTX的复位完成信号在链路重新协商时也可能拉低再拉高逻辑上要能容忍这种状态变化不能一看到复位完成信号拉低就触发全局复位。3. PHY芯片侧协同设计3.1 PHY芯片选型先看接口模式市面上千兆PHY芯片非常成熟经典的型号包括Marvell 88E1512、88E1510瑞昱RTL8211FD、RTL8211FSDMicrochip KSZ9031、KSZ9131以及国产的裕太微YT8531、景略JL1101。选型时第一件事就是确认PHY是否支持SGMII接口模式。很多PHY芯片的SGMII是可配置的比如88E1512既支持SGMII也支持1000BASE-X模式由引脚或者寄存器决定。这两种模式在物理层都是1.25Gbps串行信号区别在于自协商机制不同。SGMII模式是和MAC侧的SGMII接口协商1000BASE-X模式是和光纤模块等介质侧设备协商。如果FPGA侧的IP核配置错了模式两边根本握不上手。这里有个实际经验FPGA侧用Xilinx的SGMII IP核时IP内部已经把MAC侧的SGMII协商逻辑做进去了PHY侧只要配置成SGMII mode即可。但有些PHY芯片默认是1000BASE-X模式需要显式切换。以88E1512为例需要通过MDIO写寄存器0x04把bit11:10Media Interface Mode设置为SGMII模式并且配置正确的时钟源方向。3.2 MDIO配置的几个关键寄存器PHY芯片的配置通过MDIO接口完成MDIO有两根线MDC时钟线和MDIO数据线。每根MDC时钟沿传输1位数据MDC最高频率通常支持25MHz但最稳妥的做法是从2.5MHz开始调试跑通之后再提速。MDIO管理接口的访问对象是PHY芯片内部的寄存器寄存器地址是5位PHY地址也是5位。FPGA作为MDIO主机通过MDIO读写PHY寄存器来实现配置。千兆PHY开发中有几个寄存器是必看的寄存器0控制寄存器bit15是软复位置1后PHY执行复位完成后自动清0。bit13是速度选择千兆下通常和寄存器4协商配置一起用。bit12是自动协商使能一般置1。寄存器1状态寄存器bit15表示1000BASE-T全双工能力bit14表示1000BASE-T半双工能力bit13表示100BASE-TX全双工bit12表示100BASE-TX半双工bit6表示无介质连接bit5表示自动协商完成。我每次调链路都会读这个寄存器快速判断PHY当前状态。寄存器4/5自动协商相关千兆自动协商的广告能力和对端能力。PHY芯片会自动处理大部分逻辑FPGA侧一般只读不写但调试时读一读可以确认PHY是否识别到了对端能力。寄存器1788E1512扩展寄存器这个寄存器有特殊用途不同PHY芯片的扩展寄存器定义差异很大。88E1512的寄存器17可以用于控制SGMII的时钟源0xC000位域选择时钟方向。调试时如果SGMII链路时钟方向不对这里会体现出来。FPGA侧通过MDIO配置PHY的代码本质就是一个状态机按协议时序把地址和数据的32位数据帧发出去。用Verilog实现MDIO主机并不难几百行代码就够也可以用现成的IP核。关键是注意MDIO读写时序要符合IEEE 802.3的规范读操作是32位帧前导码起始码操作码PHY地址寄存器地址转向数据写操作类似但数据方向相反。3.3 配套电路复位、中断、时钟PHY芯片的硬件设计除了SGMII差分对和MDIO接口之外还有几个配套电路需要特别处理。复位电路PHY芯片通常有一个复位引脚低电平有效。复位脉宽有严格要求很多PHY要求至少10ms推荐用RC延时电路或者FPGA的GPIO控制。我习惯用FPGA的GPIO控制PHY复位这样可以在上电时序中精确控制复位时机。GPIO初始化为高阻或高电平等FPGA配置完成、时钟稳定后再拉低复位引脚保持10ms以上再释放。这个时序如果处理不好PHY可能出现初始化不完整、寄存器读取不到正确ID的问题。时钟电路多数千兆PHY需要一颗25MHz晶振作为基准时钟内部PLL倍频出125MHz供SerDes使用。也有些PHY支持从配置引脚选择时钟源。晶振的负载电容需要按手册要求匹配我遇到过晶振不起振的问题排查了半天最后发现是把负载电容焊错了容量。中断引脚PHY芯片一般有INTN引脚当链路状态变化、协商完成等事件发生时会拉低通知MAC侧。FPGA如果做链路监控可以把这个引脚接到FPGA的中断输入。调试时通过读寄存器也能拿到相同信息但硬件中断的方式实时性更好还能省去FPGA轮询的负担。4. 布局布线里的硬件协同4.1 100欧差分阻抗到底怎么控制SGMII差分对的布线是整个PCB设计里最需要花心思的地方。100欧差分阻抗不是说走线宽度多少、间距多少固定的而是由叠层结构决定的。没做过高速板的人容易犯的错是照搬网上的推荐线宽却忽略了自己板子的叠层参数。正确的做法是让PCB厂家提供叠层结构确认差分阻抗对应的线宽和线距。标准的1.6mm四层板L2参考层离表层约0.1mm配合合适的介质常数差分线宽通常设计在4mil到6mil线距8mil到10mil。但实际上每家板厂的工艺参数都有差异最稳妥的办法是让板厂直接帮你算阻抗或者提出“差分对阻抗控制在100欧±10%”的工艺要求让板厂调整线宽。SGMII差分对的走线规则总结一下就是走表层尽量不要换层必须换层时在过孔旁边加回流地孔远离其他高速信号不要跨分割对内等长控制在5mil以内。如果两对差分线的长度差超过了500mil建议在FPGA侧做适当补偿但SGMII速率不高这个要求相对宽松。4.2 电源系统设计的几个坑SGMII接口涉及到的电源轨比普通逻辑多得多。FPGA侧GTP/GTX需要MGTAVCC和MGTAVTT7系列分别对应1.0V和1.2V电流需求很大。很多人设计的板子FPGA逻辑电源和SerDes电源用的同一个电源芯片结果SerDes一跑起来电源电压跌落严重误码率飙高。我踩过的坑就是电源纹波。之前有个项目SGMII链路在常温下跑得好好的一到高温或负载加大就断链。后来用示波器量了MGT电源轨纹波有40多mV超出了手册建议的10mV以内。用示波器看的话MGTAVCC附近的纹波主要来自数字逻辑的开关噪声。解决办法是加π型滤波用磁珠加去耦电容把模拟电源和数字电源隔离滤波电容尽量靠近MGT bank的电源引脚。PHY芯片侧的电源相对简单常是1.0V核心电源加2.5V或3.3V IO电源但也需要做好去耦。特别要注意的是PHY芯片的模拟电源和数字电源分离引脚不能简单并在同一个网络上否则内部PLL和CDR的噪声会明显恶化链路的信号质量。4.3 参考时钟和复位信号的布线SGMII的参考时钟虽然是125MHz波形质量却直接影响SerDes的抖动性能。布局时参考时钟源要尽量靠近FPGA的MGT参考时钟引脚走线尽量短避免和其他信号交叉。如果是晶振输出晶振下面尽量不要走其他信号线晶振的地要单独打孔到主地平面。复位信号看似低速其实也有讲究。很多人觉得复位就是高低电平随便走走就行。但在整个系统上电瞬间复位信号如果受电磁干扰抖动可能导致PHY复位不彻底。建议给复位信号加一个10kΩ上拉电阻到相应电源轨并且在FPGA复位引脚附近加100nF电容滤除毛刺。PHY芯片的配置引脚比如某些PHY的mode strap引脚必须在PHY复位释放之前稳定下来。这些引脚通常有内部上下拉电阻但为了确保配置准确硬件设计时最好外部明确接上拉或者下拉电阻。复位释放后PHY芯片会锁存这些引脚的状态如果外部配置引脚悬空或者抖动PHY可能工作在非预期模式SGMII链路自然起不来。5. 实测问题排查5.1 链路协商不上的排查顺序SGMII链路最常见的故障就是协商不上表现为FPGA侧IP核的链路状态一直为downPHY侧寄存器1的协商完成位一直为0。遇到这种情况我的排查顺序是固定的从物理层往上找原因。第一步用示波器量PHY输出的125MHz参考时钟是否正常幅度和频率都要确认。时钟不正常后面全部白搭。第二步读PHY寄存器0和寄存器1确认PHY内部状态。如果读不到正确的PHY ID说明MDIO配置有问题或者PHY的复位和电源有问题。第三步检查SGMII差分对的连接。用示波器探针量FPGA侧的RXP/RXN引脚看是否有1.25Gbps的信号过来。如果这里是平坦的线电压说明PHY根本没发数据问题在PHY侧或者链路物理连接。第四步用FPGA的ILA或者逻辑分析仪抓IP核的状态信号看RX的CDR是否锁定、通道对齐是否完成。如果CDR一直锁定不了多半是参考时钟的问题或者信号质量太差。第五步查看FPGA侧IP核配置的PHY地址和MDIO地址是否和硬件一致。这个错误很基础但我确实犯过——原理图上PHY地址拨码是从0开始编号FPGA代码里地址从1开始定义结果怎么配都对不上。5.2 高误码率往往是电源问题链路能协商上但是跑吞吐测试的时候误码率高、偶发丢包这种问题排查起来更隐蔽。我遇到的案例里电源噪声排名第一其次是参考时钟抖动然后是差分走线质量。电源问题可以通过示波器量FPGA的MGTAVCC和PHY的电源引脚的纹波来定位。正常设计的板子纹波应该在20mV以内最好是10mV以内。如果纹波超标观察纹波的频谱特征如果是125MHz附近的能量高可能是参考时钟串扰如果是开关电源的开关频率附近能量高那就是电源本身的问题。时钟抖动可以通过示波器的眼图功能来观察。SGMII链路虽然速率不高但如果时钟抖动大接收端的CDR还是能检测到相位噪声。我曾经用一个质量很差的晶振做PHY参考时钟眼图边缘朦胧误码率高换了一颗相位噪声指标更好的晶振后立刻改善。如果是走线信号完整性问题通常表现为只有某一片板子出现故障、或者温度变化后故障时好时坏。建议做一下回波损耗测试条件不具备的话就按照上面的布局布线规则自查看看差分走线有没有跨分割、有没有过孔换层导致阻抗突变、有没有和其他高速信号平行走线过长。5.3 从PHY寄存器值快速定位问题的经验调试SGMII链路会读PHY寄存器是非常有用的技能。遇到问题我通常先读以下几个寄存器配合判断。PHY寄存器1的bit15到bit10描述了PHY的能力正常的话应该能读到1000BASE-T全双工和半双工的位置1。如果这些位不对可能是PHY类型不对或者MDIO时序有问题读出来的数据本身就不可信。PHY寄存器1的bit5是自动协商完成位链路协商完成后会变成1。如果这个位一直是0说明PHY没有和对端完成协商问题在物理链路或者对端没有发出合适的协商信号。PHY寄存器1的bit2是链路状态位该位反映介质侧网口或者光纤是否连接。如果是用网线连接这个位应该是1。如果这个位是0说明网口侧没有连接设备和SGMII关系不大是外部链路的问题。有的PHY还提供SGMII状态寄存器能直接读到SGMII链路的速度和双工模式。比如88E1512在SGMII模式下SGMII的速度信息是通过配置符号传过来的FPGA侧IP核能解析出来。如果FPGA读到的速度和PHY自协商出来的速度不一致那就是SGMII配置符号解析出了问题大概率是FPGA侧IP核配置的SGMII模式不对。5.4 SGMII调试自查清单把多次调试的经验整理成一张自查清单每次调试时逐项过一遍能省下大量排查时间。电源方面FPGA的MGTAVCC/MGTAVTT纹波是否在10mV以内PHY的每组电源引脚是否都有足够的去耦电容模拟电源和数字电源是否有效隔离时钟方面125MHz参考时钟幅度是否正常频率精度是否在±50ppm以内时钟走线是否远离干扰源复位方面PHY复位脉宽是否足够复位释放时配置引脚是否已经稳定FPGA侧的GTX复位顺序是否符合PG和UG文档要求信号方面SGMII差分对阻抗是否控制在100欧±10%对内等长是否满足5mil要求差分对是否远离其他高速信号PHY的SGMII引脚是否和FPGA的MGT引脚正确对应配置方面PHY芯片是否配置为SGMII模式MDIO地址是否和原理图一致FPGA侧IP核是SGMII模式还是1000BASE-X模式这些条目看起来都很基础但调试时最容易疏忽的恰恰是这些基础项。我有一次折腾了大半个下午查SGMII链路不通最后发现是原理图上PHY芯片的一颗配置电阻画错了阻值导致PHY跑到了别的接口模式。基础项排查到位能少走太多弯路。最后分享一点个人体会SGMII这个接口技术上不复杂1.25Gbps在今天的各类高速接口里完全排不上号但它却非常“考验协同”因为FPGA和PHY分别由两个团队的产品组成各自的配置、时序、复位要求都不一样最终要作为一个整体正常工作比拼的就是谁对细节的理解更深。我在实际项目中深切体会到SGMII调试最忌讳上来就写代码、跑测试先花时间把原理图、芯片手册的每一个引脚、每一条时序要求吃透后面反而会顺利很多。硬件设计上多留一点调试手段比如PHY的中断引脚、复位引脚的GPIO可控、MDIO地址的拨码开关都会让现场调试省心不少。希望这篇文章的细节能帮你少踩几个我当年踩过的坑。