华为海思IC笔试备考：物理、电路、工艺三大方向高频考点全解析

每年到秋招季总有人问我华为海思的IC笔试到底难在哪网上有人说全是手撕代码有人说全是器件物理有人说全是工艺细节。我的答案是物理、电路、工艺这三大方向你放弃哪一块都容易翻车。这篇文章就按“从器件到系统”的视角把海思IC笔试的高频考点、易错点、复习方法完整拆一遍。最后再聊一聊“真题下载”这件事我的看法可能跟你听说的不太一样。1. 先搞明白海思IC笔试到底在考什么1.1 笔试科目和题型的真实分布海思的招聘岗位分得很细数字前端、数字验证、模拟IC、版图、器件、工艺整合、封装测试等等。不同岗位的笔试题量、题型、侧重点不可能完全一样。但从大量公开面经和我的亲身体验来看只要岗位跟“IC”沾边物理、电路、工艺这三个方向都会以不同形式出现。比如数字前端可能考逻辑综合库里的时序库参数这背后离不开工艺角SS、TT、FF的概念模拟IC肯定会涉及器件模型的二阶效应而二阶效应本身就是器件物理。题型一般有单选、多选、填空、简答有的岗位会让你手撕一段SystemVerilog或画一个波形。笔试时间通常比较紧张一道题卡住超过五分钟就赶紧跳不要恋战。去年有个学弟跟我说他有一道关于CMP碟形凹陷的题纠结了十分钟结果后面的AXI协议手写时序完全没时间做了这就是典型的策略失误。1.2 三大方向并不孤立笔试更像一张知识网先说一个最常见的误区把物理、电路、工艺分开复习觉得每个方向背懂就可以了。实际上笔试里的题目往往是“连环套”。给你一个小信号等效电路问某个MOS管的跨导公式这是电路再问为什么短沟道器件跨导会受影响这是物理再问这个器件在先进工艺里用什么结构来改善短沟道效应又切到了FinFET工艺。这样的题目设计不是故意难为人而是芯片本身就是一个“物理器件—电路实现—工艺制造”的连续体。你只有用知识网的方式去复习看到一个元件能自动联想到寄生参数、温度效应、工艺角、版图约束笔试才会变得有章法。如果只是孤立地背“阈值电压公式”“buck占空比公式”换一个场景考你大概率会懵。1.3 从高频搜索词里看到的备考风向我筹备这篇文章时翻了一下近期大家搜的关键词运放经典电路、恒流源电路、差分放大电路、LC并联谐振电路、OCL功率放大电路、buck电路这些是电路方向的高频点CMP工艺细节、FinFET、ALD工艺窗口、Cadence导入工艺库、贴片IC封装尺寸这是工艺方向的高频点门电路对应的二极管电路、数字IC手撕、SystemVerilog、AXI协议这是数字IC方向的高频点。把这些词串在一起你大概就能画出一张“海思笔试考点地图”。当然搜索词不一定是真题但它反映了绝大多数备考者的注意力集中在哪里从结果上看这些方向确实就是笔试的题源区。后面我按这个地图逐个方向展开。2. 物理方向从PN结到MOSFET那些绕不开的器件题2.1 半导体基础题载流子、掺杂、漂移扩散别光背公式物理方向最基础的就是半导体物理。很多同学看见载流子浓度公式就头疼但笔试很少让你算一个复杂的费米积分。它更爱考概念N型半导体因为掺入五价元素多子是电子P型半导体掺入三价元素多子是空穴。注意电离杂质是带电的不能写成“原子”这是填空题的高发陷阱。漂移电流由电场引起空穴电流方向和电场方向一致电子方向相反扩散电流由浓度梯度引起方向与浓度梯度有关和电场没有必然关系。还有一个高频考点是迁移率随温度的变化在常温附近温度升高晶格散射增强迁移率下降但在极低温度下电离杂质散射占主导迁移率反而会随温度升高而上升。这个反转经常被当作选择题陷阱做题时可以多留个心眼。电阻率ρ1/(q(nμ_npμ_p))如果只给一个掺杂浓度要记得判断多数载流子和少子。少子寿命、复合这些概念偶尔也会考但一般不会出得很深。物理方向的核心还是“图像”公式是辅助判断的工具。2.2 PN结耗尽区、势垒电容电离杂质不能写错PN结的题几乎每年必有。核心图像是P区一侧耗尽区带负电受主离子N区一侧耗尽区带正电施主离子空间电荷区的电场方向从N指向P。加正向偏压时耗尽区变窄势垒降低扩散电流超过漂移电流加反向偏压时耗尽区变宽势垒升高反向饱和电流近似恒定。笔试里常见的一个陷阱是“反偏时耗尽区电荷增加还是减少”答案是增加。对应的势垒电容C_j随反偏电压增大而减小近似公式是C_j ∝ (V_bi V_R)^(-1/2)这是单边突变结的结果缓变结的幂次会不同但趋势一致。击穿机制也要分清高掺杂窄耗尽区容易发生齐纳击穿隧穿低掺杂宽耗尽区容易发生雪崩击穿。齐纳击穿电压温度系数为负雪崩击穿为正。这些特征串在一起遇到任何二极管相关的题都能找到切入点。再进一步PN结还可以延伸到LED、光电二极管、功率二极管但笔试通常只考最核心的PN结单向导电机理。2.3 MOSFET核心考点阈值电压、沟道导电、短沟道效应、闩锁效应MOSFET是器件物理笔试的大头。阈值电压V_th要知道哪些因素会影响它栅氧化层厚度tox增厚C_ox减小V_th增大衬底掺杂浓度升高耗尽层电容减小V_th增大衬底偏置体效应会让阈值电压变大温度升高阈值电压一般会下降。笔试常给一个实际场景比如“低温下芯片功耗变高”让你判断原因这类题要会用这些趋势去推。沟道导电方面要理解线性区和饱和区的电流公式。饱和区I_D ≈ (1/2)μ_n C_ox (W/L)(V_GS - V_th)^2忽略沟道长度调制跨导gm μ_n C_ox (W/L)(V_GS - V_th)。很多同学喜欢背一堆公式但笔试很少直接让你算大数更多是让你比较两个尺寸不同的管子哪个跨导大。短沟道效应是另一个高频点阈值电压随沟道长度减小而下降即V_th roll-offDIBL漏致势垒降低会让亚阈值漏电增大热载流子注入会引起器件老化。这些都要求你建立“电场、耗尽区、势垒”的图像。在先进工艺里FinFET被用来缓解这个问题这个点我在工艺方向会再展开。闩锁效应在CMOS里非常爱考因为它是工艺和电路的交界。简单说CMOS结构中存在寄生的PNPN晶闸管当某个节点触发电流让寄生晶体管导通并形成正反馈电源到地之间就可能出现低阻通路轻则逻辑错乱重则烧芯片。笔试问你“怎么避免闩锁”答案往往包括加保护环、增大阱/衬底接触密度、用SOI工艺、限制衬底电流。2.4 器件物理题不是计算题的主场而是场景题很多时候物理方向的题并不直接给表达式而是给一个场景让你判断趋势。比如温度升高二极管正向压降怎么变答案硅二极管正向压降的温度系数约-2mV/℃温度升高V_F下降。再比如衬底偏置加深NMOS的阈值电压变高还是变低答案是变高因为耗尽区电荷增加。再比如FinFET比平面MOSFET更能抑制短沟道效应的原因是什么因为栅极包覆鳍片沟道电场控制能力增强DIBL更小。这类题的套路是“先画图像再推结论”不要一上来就套公式。复习建议把PN结能带图、MOSFET截面图、CMOS闩锁等效电路各画十遍。画到闭着眼睛能画出来物理题基本就稳了。3. 电路方向运放、电源与经典拓扑的高频出题点3.1 运放经典电路虚短虚断、差分放大、恒流源、反馈组态模拟电路笔试运放是绝对主力。大家最熟悉的“虚短、虚断”应用范围其实很有限只有当运放工作在深度负反馈且增益足够大时才能近似认为同相端和反相端电位相等、输入电流为零。对于反相放大器增益是-R_f/R_in同相放大器是1R_f/R_in电压跟随器增益为1。笔试还喜欢问“带负载后增益变没变”这类题考的是输出电阻趋于0的概念。差分放大电路要会求差模增益和共模增益以及共模抑制比CMRR20lg(A_d/A_c)。理想差分放大器只放大差模信号但实际电路中电阻失配、电流源输出电阻不够大都会降低CMRR。恒流源电路更偏应用基本镜像电流源、共源共栅电流源、Wilson电流源主要考点是输出阻抗大小和镜像精度。笔试可能给你一个运放和恒流源组合的电路让你画小信号等效电路求输出阻抗。反馈组态也要搞明白电压串联、电压并联、电流串联、电流并联。判断反馈极性正/负反馈和反馈类型是高频选择题。记住“输出短路法”把输出对地短路如果反馈信号消失就是电压反馈把输入端差动短路判断串联还是并联。负反馈的四个好处——稳定增益、改变输入输出电阻、展宽带宽、减小非线性失真——是常考简答题。3.2 电源拓扑buck、boost、buck-boost电感电流连续/断续电源方向buck、boost、buck-boost这三个非隔离型DCDC拓扑几乎必考。Buck电路的电压关系是V_out D * V_in电感在开关管导通时储能、续流时释能输出电容负责平滑电压。Boost是V_out V_in/(1-D)buck-boost是V_out -D/(1-D)*V_in注意buck-boost输出极性是反的。笔试不仅考公式还会问开关管导通时电感电流变化率、续流二极管何时导通、CCM与DCM的区别。CCM下电感电流始终大于零电压增益只与占空比有关DCM下电压增益会受负载影响这也常被拿来考“为什么DCM下输出调压特性变差”。顺带说一句有些同学看到“脉冲按键拨号电路”这种应用型关键词会紧张其实它考的无非是振荡、计数、按键去抖这些基础电路的组合。不要被题目名字吓到回到基本电路模型去拆解就行。3.3 振荡与谐振LC并联谐振、RC振荡运放的稳定性、相位裕度LC并联谐振电路在射频和时钟电路里常用。并联谐振时电感和电容的阻抗相互抵消等效阻抗最大串联谐振时阻抗最小。笔试常问并联谐振频率f1/(2π√(LC))以及谐振时并联电路电流最小、串联电路电流最大。这类题不算难但容易跟品质因数Q、带宽一起考。运算放大器经典应用里还有一个高频点稳定性。为什么加了反馈电容后振铃消失为什么运放接成跟随器会自激核心是相位裕度。当环路增益降到1时相位余量不够就会振荡。笔试可能给你一个开环增益曲线让你判断是否稳定以及如何补偿。建议把一阶、二阶系统的极点、零点与相移关系重新过一遍。3.4 功率放大电路OCL、甲乙类、交越失真的处理功率放大器的考点集中在OCL电路。OCL是无输出电容的功率放大器采用双电源供电输出端直接接负载所以需要良好的直流偏置保护。乙类推挽放大器最大的问题是交越失真因为两个管子都存在死区电压。解决办法是给推挽管加一个小的静态偏置让它工作在甲乙类最常用的是在两个基极之间接二极管或Vbe倍增电路。笔试可能会给你一个带二极管的OCL电路问静态时输出管电流为什么不是零或者给出参考波形让你画出交越失真后的输出波形。这类题不算难但很多人复习时会跳过功率放大觉得笔试不会考。实际上它是模拟输出级的基本原型理解它才能在后面理解驱动能力、散热和限流保护这些工程问题。4. 工艺方向从CMP到FinFET制造常识决定上限4.1 标准CMOS流程与关键工艺工艺方向的第一类题是流程顺序。标准CMOS制造可以简化为衬底准备、深阱注入、有源区定义STI、附阱注入与推阱、栅氧化层、多晶硅栅、LDD注入、侧墙、源漏注入/退火、自对准硅化物、接触孔、金属互连、钝化层。笔试很容易让你排列这些步骤或者在中间挖空。比如“LDD注入放在侧墙形成之前还是之后”答案是先LDD弱掺杂再形成侧墙再做源漏重掺杂这样侧墙可以挡住后续注入实现轻掺杂源漏区域的梯度。这个细节不是死记的它背后是降低热载流子效应和短沟道效应的需求。另一个细节是栅氧化层为什么越来越薄却又要引入high-k材料。薄栅氧可以增大单位电容、提高电流驱动但漏电流也会指数增加所以先进工艺用high-k介质加金属栅在物理厚度不设限的情况下保持很小的等效氧化层厚度EOT又降低隧穿漏电。这一串逻辑在笔试和面试里反复出现。4.2 CMP工艺细节为什么需要平坦化常见缺陷与参数CMP化学机械抛光是先进工艺绕不开的步骤。笔试问CMP常见切入点有三个。第一为什么需要平坦化因为光刻的焦深很浅如果晶圆表面高度起伏太大图形会失焦多层金属互连更需要全局平整的表面否则后层的金属线很容易短路或断路。第二CMP怎么实现“化学机械”协同抛光液里的化学组分腐蚀材料表面机械磨料把反应产物磨掉。这两个过程缺一不可如果只有化学腐蚀速率太慢且各向同性严重如果只有机械研磨容易造成表面损伤。第三常见缺陷有哪些碟形凹陷Dishing、腐蚀Erosion、表面划伤、颗粒污染。尤其是铜大马士革工艺里的碟形缺陷会影响线上电阻和可靠性。有些题目会问“CMP工艺窗口里关键参数有哪些”无非是抛光压力、转盘转速、抛光液流量、温度、pH值、磨料粒径。压力过大材料去除速率快但缺陷和边缘过抛风险增加温度影响化学反应速率需要动态控制。这些不会让你直接调工艺但考你对“工艺窗口”的理解。4.3 新工艺节点FinFET、ALD、工艺窗口以及Cadence导入工艺库FinFET几乎是先进工艺必考。你可以把它理解成把MOSFET的沟道从“平躺”变成“竖起来的鳍片”栅极从三面甚至四面包裹沟道大大增强了栅控能力从而显著抑制短沟道效应。笔试可能给你一个平面器件和FinFET的截面图让你对比两者的亚阈值摆幅SS和DIBL。FinFET的SS更接近理想的60mV/decDIBL更小这既是器件考题也是工艺考题。ALD原子层沉积是另一个关键词。它与CVD的主要区别是反应前驱体分步交替通入自限制吸附能实现原子层级别的厚度控制和极高的保形性。典型应用包括high-k栅介质层、铜互连的TaN/Ta阻挡层、DRAM电容介质层。笔试如果问“为什么先进工艺选用ALD而不用普通CVD”答案就围绕“厚度精确控制和三维结构保形性”展开。Cadence导入工艺库这件事看上去是后端/版图岗才会考但很多设计岗面试也会顺带问。简单说一般需要厂商提供PDKProcess Design Kit里面包含tf工艺文件、display资源文件、器件模型、参数化单元PCell等。导入步骤通常是先把PDK解压在Cadence CIW里设置PDK路径然后用Library Manager加载。不同代工厂的处理方式略有差异。这不是笔试大题但如果你能说清楚“没有PDK设计工具根本不知道你这个工艺的线宽规则和器件模型”面试官会高看你一眼。4.4 工艺与设计的交集设计规则检查、天线效应、闩锁工艺方向最后要关注两个交叉考点。第一个是天线效应Process Antenna Effect在等离子体刻蚀中金属或多晶硅层会收集电荷如果这条导线连接到栅极积累的电荷可能击穿栅氧化层。常用解决办法是改变金属跳线层、加入反向二极管作为泄放通路、或者在版图中调整连接顺序。第二个是闩锁效应。前面物理部分讲过工艺上的抑制手段包括增加阱接触和衬底接触密度、使用SOI衬底、采用保护环结构、降低阱和衬底的寄生电阻等。这两点既考验工艺理解又考验版图经验强烈建议把版图剖面图多看几遍。顺便提醒DRC设计规则检查也是一道高频概念题它检查的是最小线宽、间距、覆盖等规则你至少要知道DRC/LVS/ERC分别查什么。5. 数字IC和验证SystemVerilog与AXI协议不能只背不练5.1 笔试中的数字电路题逻辑门、组合逻辑、时序分析、门电路对应的二极管电路虽然标题只写了物理、电路、工艺但实际笔试里数字IC内容出现频率也很高尤其对于数字前端和验证岗位。必考的逻辑门基础不用说了笔试更爱考的是“用二极管和电阻搭一个与门/或门”。这种题需要注意二极管的正向导通压降以及输出高电平的抬升/跌落不能简单当成理想开关。进阶一点的还会考三极管/CMOS逻辑门的推挽输出结构。时序分析是另一个硬骨头。建立时间Tsetup、保持时间Thold、时钟偏斜skew、组合逻辑延迟Tcomb这些参数会构成建立时间余量和保持时间余量的计算题。比如给一个寄存器到寄存器的路径问最高时钟频率是多少如果时钟偏斜方向对建立有帮助要保持时间就会变紧张。建议把静态时序分析的边界条件从头推一遍而不是只背公式。5.2 SystemVerilog考察什么数据类型、接口、断言、随机约束SystemVerilog在笔试中一般有两种考法一种是手撕代码一种是代码改错。手撕代码大概率是计数器、FIFO、序列检测、简单状态机其中异步FIFO需要重点准备空满判断用格雷码跨时钟域几乎是数字面笔试的常客。代码改错则更细logic和wire能不能乱用越界位选怎么办阻塞赋值和非阻塞赋值在时序逻辑里为什么不能混用如果岗位是验证方向还会考接口interface、断言assertion、随机约束constraint。一道典型的题写一个随机约束生成0到15之间且不能等于3的地址。写法不复杂class transaction; rand bit [3:0] addr; constraint c_addr { addr ! 4d3; } endclass但要注意约束块的语法和随机化对象是否声明为rand。这种题只要学过SV都能写关键是别在细节上失分。5.3 AXI协议通道、握手、突发传输笔试常考的时序判断题AXI协议在IC笔试里的地位越来越高尤其是需要和SoC打交道的岗位。AXI是AMBA高性能总线协议有5个独立通道读地址AR、读数据R、写地址AW、写数据W、写响应B。每个通道都有VALID和READY握手。笔试最爱考握手时序VALID能够先于READY拉高但如果VALID已经拉高READY不能在VALID有效时拉低这是协议的基本要求。突发传输时要会算字节地址对齐。比如写突发burst length8data bus宽度64bit8字节起始地址0x10那么最后一个数据地址是多少这需要把地址与不支持窄位传输的边界对齐搞清楚。还可能考outstanding、乱序返回、原子访问等概念。建议把AMBA AXI协议的官方时序图重点看几遍尤其是读数据通道的LAST信号。5.4 IC验证思维覆盖率、直接测试和随机测试验证方向的笔试还会考方法论。直接测试和约束随机测试的区别直接测试定向覆盖某条边界随机测试可以发现设计预料之外的组合。覆盖率包括代码覆盖率、功能覆盖率、断言覆盖率。功能覆盖率需要验证工程师手动构建covergroup笔试偶尔会让你为一个FIFO设计覆盖点比如深度、水线、突发长度这些。这部分的核心不是背概念而是建立“验证是设计的一面镜子”的意识。如果你能在笔试里写出来“我会先做冒烟测试再做directed sequence最后用约束随机跑回归并用覆盖率指导补用例”就已经胜过很多只会列概念的人了。6. 真题练习的正确姿势与几个有效资料渠道6.1 别迷信网传“真题”先判断题目质量先把话说清楚我这边没有整理好的“海思笔试真题包”可以发给你网上那些打包下载的链接我也没法验证是否靠谱。为什么因为真正的笔试题目很难完整带出考场多数流传的是网友回忆版题目容易缺条件、答案也未必对甚至有的是把其他公司题目拼凑出来的。如果你加了一个几十人的群里面流传着一份十几年前的“海思真题”打开一看全是早已过时的知识点那基本可以放弃了。真题更靠谱的用法是当索引——通过它把考点串起来。比如你看到有人回忆一道“画出两级运放的小信号等效电路”你不要只找答案而是把差分输入级、有源负载、输出级、频率补偿全部复习一遍。再比如有人回忆“为什么FinFET能降低Vth roll-off”你把短沟道效应、量子限制、鳍片尺寸影响都整理一次。所以真题的价值在于帮你发现盲区而不是押中某道题。6.2 把题目讲给同学听输出是最好的复习刷题刷到一定阶段你会发现有些知识点一看就会、一讲就懵。这是正常的。我当年备考时跟两个朋友组了一个复习小组每周轮流讲三个知识点剩下的人负责追问。第一次讲反馈组态的时候我甚至需要翻书才能解释清为什么电流并联反馈会降低输入电阻。这个过程很痛苦但比刷十套题都管用。因为笔试考的不只是记不记得住而是你能不能有逻辑地推理。能讲明白就说明知识真的长在脑子里了。6.3 推荐自建题库和知识清单避开无意义的刷题具体操作上我建议按三大方向建一个表格物理、电路、工艺再加一个数字IC每个方向下列20个高频考点然后给每个考点标星自己能不能快速口述能不能举一个应用场景能不能画出对应的示意图举几个标星示例方向高频考点需要掌握的判断物理PN结耗尽区与势垒电容正/反偏时耗尽区宽窄变化物理MOSFET短沟道效应Vth roll-off、DIBL、热载流子电路运放反馈组态输出短路法判断电压/电流反馈电路Buck/Boost拓扑CCM/DCM下电压增益区别工艺CMP缺陷Dishing和Erosion的成因工艺FinFET结构栅控能力优于平面器件的原因数字AXI握手VALID与READY的时序关系标完星之后把“不能快速口述”的考点作为下一周的主攻对象。与其漫无目的地刷一百道来路不明的题不如把二十道核心题彻底吃透。IC笔试的题目是变着花样考同一个知识本质只要本质清楚形式怎么变都不怕。6.4 考前一周怎么快速过一遍三大方向最后一周别再钻研难题偏题了。优先级是这样的第一天到第二天把PN结能带图、MOSFET截面图、CMOS反相器的闩锁路径重新画一遍第三天到第四天把运放虚短虚断、buck/boost拓扑、OCL输出级的公式推一遍第五天把CMOS工艺流程从头到尾默写一遍再重点复习FinFET和CMP的缺陷类型第六天找两三道时序分析练手顺便把AXI握手的时序图勾勒出来第七天什么都不做只翻错题本。还有一个容易被忽略的事情笔试前把在线笔试系统的编辑器练熟尤其是手撕RTL时Tab缩进和语法高亮习惯。海思的在线笔试系统界面有时候跟你平时用的IDE差别很大提前适应能省下宝贵的切换时间。我自己备考那会儿最受益的其实不是某份真题而是把“物理—电路—工艺”串成一条线之后的通透感。笔试只是第一道门槛如果你在整理考点的过程中能对“一颗芯片如何从一个掺杂原子开始变成一块能跑的芯片”产生真正的兴趣那后面面试聊项目、聊方案都会顺很多。祝你能吃透这套知识网考场上稳定发挥。