SPI与SCI/USART串行通信配置、时序匹配与联调排障

1. 从两根线说起SPI与SCI到底在解决什么问题做嵌入式开发的朋友早晚会被一个问题追上两个芯片之间那点数据到底该怎么传。我第一次独立负责板级联调时主控和一颗传感器之间只有四根线可用其中两根还是电源。当时脑子里第一反应是串口不就行了结果速率要求一算常规异步串口在时钟偏差和波特率误差上吃不消最后还是回到SPI。类似的分岔路口几乎每个项目都会遇到SPI和SCI在很多芯片手册里就是UART同步/异步串行口的那套模块看起来都是串行通信但它们的性格完全不同选错了后面全是返工。先把概念摆正。SPI是同步串行接口靠一根独立的时钟线SCK来定节拍主机发时钟从机跟着节拍收发数据在MOSI和MISO两根单向线上同时流动天然全双工。SCI通常是串行通信接口的统称在多数MCU里对应UART/USART模块支持异步通信不需要共享时钟也常带一个同步模式可以输出时钟。异步的关键在于双方事先约定好波特率靠起始位对齐每一帧靠停止位收尾中间再插校验位做粗粒度保护。这两套东西解决的是同一类需求板上或板间的短距离数据搬运。但它们对谁来定节拍的回答完全不同。SPI把节拍权交给主机代价是多一根线和更复杂的时序约定SCI异步模式把节拍权交给双方各自的时钟源代价是对时钟精度敏感、抗累积误差能力弱。理解了这一点后面的寄存器配置、时序模式选择、避坑思路全都顺理成章。这篇文章面向的是已经能点亮GPIO、会看芯片手册、准备或正在做板级通信联调的读者。无论你手里的芯片是哪个系列SPI和SCI模块的核心逻辑是共通的一套控制寄存器定工作模式一套状态寄存器反映当前进度一套数据寄存器承载收发内容外加一堆中断和DMA挂载点。我不会依赖某一个具体型号的寄存器地址而是把为什么这么配讲透让你拿到任何一份手册都能自己对应上。这也是我这些年最深的体会寄存器位是可以查的但配置思路查不到只能靠理解。2. 寄存器不是用来背的把SPI控制块拆成五个功能域2.1 控制寄存器里到底藏了几件事很多人第一次看SPI章节会被密密麻麻的位定义吓退。其实把SPI控制寄存器按功能归类无非五件事使能、主从角色、时钟极性相位、数据帧格式、片选行为。这五件事分开看每一位都有明确的物理含义根本不需要死记。使能位常写作SPE/SPIEN之类是总闸置位后模块才开始驱动引脚。这里有个新手常犯的错先配好其他位、最后再开使能这个顺序是对的但反过来在模块运行中改时钟极性或帧长度很多芯片要求先关使能再改否则行为未定义。手册里通常会在相关位描述里写一句仅在SPEx0时可写这句话千万别跳过。主从角色位决定谁输出时钟。主机模式下SCK是输出从机模式下SCK是输入。这里容易踩的坑是引脚的复用方向配置成从机后如果你还用主机时的GPIO初始化代码把SCK设成推挽输出硬件上就出现了两个输出对顶轻则通信失败重则引脚发热。我的习惯是主从切换时把四个引脚的初始化函数单独抽出来跟着角色走不共用一份配置。时钟极性与相位CPOL/CPHA两位组合出四种模式这是SPI最核心也最容易配错的地方后面单独展开。数据帧格式包含字长常见8位或16位和位序MSB先行或LSB先行。字长要和收发缓冲区的数据类型对齐位序要和从机器件手册一致这两个配错的表现是数据能收到但完全对不上属于典型的软性错误。片选行为分硬件片选和软件片选。硬件片选由模块自动拉低拉高适合多从机场景软件片选用普通GPIO手动控制灵活但要自己管时序。我一般优先用软件片选原因很实际调试时可以用逻辑分析仪清楚看到片选和时钟的先后关系多从机切换时也便于插入自己的延时。2.2 状态寄存器是排错的第一现场状态寄存器里那几个标志位是我排查通信问题的第一站。常见的包括发送缓冲区空、接收缓冲区非空、忙标志、溢出标志、模式错误标志。它们的价值在于把通信不工作这个模糊描述拆成可定位的具体环节。举个例子忙标志一直为1说明模块还在处理上一笔数据此时写数据寄存器会被丢弃或覆盖接收溢出标志置位说明上一笔数据还没被读走新数据已经到达通常是中断响应太慢或主循环里读得太晚模式错误标志在多主机总线上才有意义单主单从场景下一般不会触发但一旦触发往往意味着引脚配置或角色设置有冲突。提示状态标志大多是读后清零或写1清零具体行为必须查手册。我曾因为把读后清零的标志当成写1清零在中断里反复读到同一个旧状态白白排查了半天。2.3 数据寄存器与FIFO的深度陷阱数据寄存器在简单实现里只有一个写入即发送、读出即接收。但现在的芯片普遍带发送和接收FIFO深度从4级到16级不等。FIFO带来一个问题你以为在连续发送实际上数据都堆在FIFO里还没出去。这直接影响时序判断。比如你用软件片选在写完最后一个字节后立刻拉高片选如果FIFO里还有数据没发完从机就会在半个字节处被掐断。正确做法是等待发送完成标志或FIFO空且总线空闲标志而不是等数据寄存器可写标志。这两个标志的区别是前者表示数据已经完整移出到引脚上后者只表示缓冲区腾出了位置。我在一个读取外部存储器的项目里被这个差异坑过读回的数据总是最后两个字节错位查了很久才发现是片选提前释放。2.4 中断与DMA的挂载点选择中断和DMA不是必须的但它们决定了通信的实时性和CPU占用。我的判断标准很朴素数据量小、频率低用轮询数据量中等、需要及时响应用中断数据量大、要求连续高速上DMA。中断源通常包括发送完成、接收非空、溢出错误、模式错误。配置时要注意中断使能是两级结构模块级使能位加全局中断使能漏掉任何一级都不会进中断。DMA请求则要注意触发条件一般是发送缓冲区空触发一次搬运或接收缓冲区非空触发一次搬运通道配置里的传输宽度必须和SPI字长一致8位字长配16位传输宽度数据会错位。2.5 时钟分频速率不是越高越好SPI的时钟来自系统总线时钟经过分频器。分频系数通常是2的幂次或者可编程偶数。选速率时不能只看从机器件的最高频率还要算上板级因素走线长度、是否有缓冲器、上拉电阻阻值。一个实用的估算方法把从机手册里的最高SCK频率打七折作为初始配置跑通后再逐步往上试。我见过太多人一上来就拉满结果在实验室常温下能跑到了现场温度变化就偶发误码。信号完整性在长走线、多负载的情况下对速率非常敏感而这个衰减不是线性的往往在某个频率点之后迅速恶化。3. 四种时序模式配错的典型症状与判定方法3.1 CPOL与CPHA组合出的四种采样关系SPI的时钟极性CPOL决定空闲时SCK是高还是低时钟相位CPHA决定数据在第一个边沿还是第二个边沿被采样。两者一组合就是模式0到模式3模式CPOLCPHA空闲电平采样边沿数据移出边沿000低上升沿下降沿101低下降沿上升沿210高下降沿上升沿311高上升沿下降沿记忆的窍门不是背表而是抓住本质CPOL决定空闲在哪儿CPHA决定第一次采样在第一个边沿还是第二个边沿。CPHA为0时数据必须在第一个边沿前就准备好所以主机在片选拉低后就要把第一位推出去CPHA为1时第一个边沿只负责移出第二个边沿才采样。3.2 模式不匹配为什么表现为能通但数据乱主从模式不一致时最迷惑人的现象是通信看起来在工作时钟有、数据有、偶尔还能读到正确值。原因是采样点偏移了半个时钟周期落在数据跳变的边沿附近采样结果就取决于走线延迟和噪声。温度变一点、电压变一点、换个批次板子结果就变了。判定方法很直接拿逻辑分析仪同时抓SCK、MOSI、片选看数据跳变相对SCK边沿的位置。如果在采样边沿处数据正在变化就是模式错。更省事的办法是把四种模式依次试一遍每种模式连续读同一个寄存器地址能稳定读回正确值的那个就是对的。这个穷举法听起来粗暴但在没有从机详细时序图时是最高效的定位手段。3.3 从机器件手册里的时序参数怎么读从机手册一般给一张时序图加一张参数表我们要关注四个值SCK周期、时钟高电平时间、时钟低电平时间、片选有效到第一个时钟边沿的建立时间以及最后一个时钟边沿到片选释放的保持时间。前三个值约束的是速率上限后两个约束的是片选控制精度。如果你的软件片选拉低后立刻发数据中间没有任何延时而nRF系列或某些存储器件要求片选建立时间达到几十纳秒就会出现第一个字节丢失或误码。解决办法是在片选拉低后插入一个短延时或者干脆用硬件片选让模块自己处理。3.4 用示波器还是逻辑分析仪我的实际搭配是逻辑分析仪看协议层示波器看电气层。逻辑分析仪能把SCK、MOSI、MISO、CS四条线同时抓下来直接解码出字节判断模式错、位序错、片选时序错都非常快。示波器则用来看上升沿是否过缓、有无过冲振铃、电平是否达到从机的VIH门限。有一次通信在1MHz以下一切正常超过2MHz就开始丢包逻辑分析仪显示时序完全正确。换示波器一看SCK上升沿在2MHz时已经变形从机输入端的实际高电平勉强够到门限加了一个22欧姆的串联电阻抑制振铃后问题消失。这个案例说明协议对不代表电气对两者必须分开验证。3.5 多从机场景下的片选与总线争用多个从机挂在同一组SCK/MOSI/MISO上时片选是唯一的总线仲裁手段。这里有两个硬性要求任一时刻只能有一个片选有效未被选中的从机其MISO必须处于高阻态。第二个要求经常被忽略。有些器件在未被选中时MISO不是高阻而是推挽输出低电平一旦总线上有两个以上这类器件MISO线就被强行拉低主机会读到全0。排查办法是逐个焊接从机单独测试每个器件的MISO在未被选中时的电平状态。如果确实是推挽输出就得加外部缓冲器或者改用独立的总线。4. SCI/USART的帧结构异步通信的可靠性全在约定里4.1 起始位、数据位、校验位、停止位这四段异步通信没有共享时钟接收方靠起始位的下降沿重新对齐内部位定时器然后在每一位的中间位置采样。一帧的结构是1个起始位低电平、5到9个数据位、可选的1个校验位、1到2个停止位高电平空闲时线路保持高电平。接收方对齐的原理值得说清楚因为它解释了所有波特率误差问题的根源。检测到起始位下降沿后接收方并不是立刻采样而是等待半个位周期确认起始位仍为低这叫起始位校验能滤掉毛刺然后在每个位周期的中间采样。问题是接收方的位周期由自己的时钟分频得到和发送方的位周期存在微小差异这个差异会随着帧内位数累积。到第8位时如果累积偏移超过半个位周期采样就会落到错误的位上。4.2 波特率误差的计算与容忍边界这就是为什么波特率误差必须算。假设发送方和接收方的时钟源都有误差且方向相反最坏情况下的总误差是两者之和。一般经验是总误差控制在2%以内比较安全超过3%就很容易在长帧、高温、低电压场景下出现偶发错误。计算实例系统时钟为48MHz目标波特率115200。分频值等于48,000,000除以115200约等于416.67。取整为417实际波特率是48,000,000/417约等于115107误差约-0.08%完全可接受。但如果系统时钟是8MHz目标115200分频值约等于69.44取整69得115942误差0.64%取70得114285误差-0.79%都在可接受范围。真正麻烦的是高波特率配低主频。比如8MHz主频跑921600分频值只有8.68取整8得到1M波特率误差8.5%必然失败。这种场景要么换晶振、要么用带小数分频的模块、要么降到能支持的波特率。我在一个老项目上就遇到过必须跑460800但主频只有12MHz的情况最后靠模块的过采样倍率调到8倍而不是常规16倍才把误差压下来。注意很多芯片的波特率寄存器分为整数部分和小数部分小数部分不是随便填的要按手册给的公式换算成分数位。别拿浮点数直接取整填进去。4.3 校验位能防什么、不能防什么校验位分奇校验和偶校验作用是检测单比特错误。它防不住偶数个比特同时出错也防不住整帧错位。实际工程里如果链路质量差单靠一位校验基本不够通常要在应用层再加CRC或者帧头帧尾做二次校验。我的做法是短帧、低风险数据比如配置参数用偶校验即可涉及控制指令或大数据块的一律在协议层加CRC16校验位只当最后一道粗筛。这个成本很低但能避免很多数据偶尔莫名其妙的疑难问题。4.4 校验位错误、帧错误、溢出错误分别意味着什么接收状态寄存器里通常有三个错误标志校验错误PE、帧错误FE、溢出错误ORE。它们的含义和排查方向完全不同混在一起看就会浪费时间。校验错误说明数据位加校验位的1的个数不符合约定通常是线路干扰或波特率轻微不匹配。帧错误说明停止位没被检测到低电平被破坏几乎总是波特率不匹配或线路被拉低。溢出错误说明接收数据寄存器还没被读走新数据就到了属于软件响应不及时跟硬件无关。排查顺序应该是先看帧错误因为它指向波特率这个基础问题帧错误排除后再看校验错误溢出错误单独处理检查中断优先级和主循环耗时。5. 双模块协同为什么我坚持SPI走数据、SCI走日志5.1 一个真实的分工方案在一个数据采集系统里我的典型分工是SPI负责和高速外设通信传感器、存储器、显示驱动SCI负责和上位机通信上报数据、接收指令、输出调试日志。这个分工不是随便定的背后的逻辑是两类通信的性格匹配度。SPI是主机主导、速率高、全双工、无协议开销适合我要立刻拿到某个寄存器的值这种确定性访问。SCI异步是双方各自定节拍、有帧开销、速率中等但胜在引脚少两根、支持长线加收发器后可以拉很远、几乎所有调试工具都支持。把日志走SCI好处是即使SPI外设通信崩溃日志通道依然能工作你能看到崩溃前的最后信息。如果把日志也挂在SPI上外设一挂就什么都看不到了这是排错时最忌讳的单点依赖。5.2 两个模块共享中断时的优先级安排SPI和SCI同时工作时中断优先级要仔细安排。我的原则是SPI接收中断优先级高于SCI因为SPI通常没有流控数据到达后必须尽快读走否则溢出SCI接收可以稍缓因为对方会等而且SCI往往有FIFO缓冲。如果两者都用DMA要注意DMA通道的优先级和总线仲裁。高优先级的DMA通道会抢占低优先级通道的总线访问权如果SPI的DMA被SCI的DMA频繁打断SPI的连续传输可能出现间隙在高速场景下导致从机超时。解决办法是给SPI的DMA更高优先级或者把SCI的DMA传输拆小一点。5.3 引脚复用冲突的检查清单引脚复用是板级联调时最常见的低级错误。我的检查清单是每个通信引脚在引脚复用表里对应的功能编号复用功能是否需要额外的上拉或下拉配置同一个引脚是否被两个模块同时申请调试口是否和通信口冲突。最后一条值得单独说。很多芯片的调试引脚比如SWD和某些串口引脚是复用的一旦在代码里把复用功能切过去调试器立刻断开之后只能靠擦除芯片或者用启动模式引脚恢复。我踩过这个坑现在的习惯是在初始化代码里把调试口相关引脚的保护逻辑写在最前面并且注释写清楚此引脚不可复用。6. 联调现场六个高频故障的完整排查链路6.1 完全无波形从使能位查到引脚方向现象逻辑分析仪上SCK、MOSI一条线都不动片选也不动。排查链路先确认模块使能位是否置位再确认引脚复用是否切到了通信功能很多人只配了GPIO模式忘了切复用然后确认引脚方向主机模式下SCK和MOSI必须是输出MISO是输入最后确认是否有其他代码在初始化之后又把引脚改回去了。我遇到过一次初始化函数里配置正确但主循环里有一处喂狗前统一复位所有外设引脚的遗留代码把SPI引脚全改成了模拟输入。这种问题靠读代码很难发现靠注释掉可疑代码二分法最快。6.2 有波形但数据全为0或全为1数据全0常见于MISO线被拉低或者从机没有响应。先量从机供电和片选是否真的到达从机引脚。数据全1常见于MISO线被上拉但无人驱动也就是从机根本没输出。这两种情况都要先怀疑片选时序片选没拉低从机就不会驱动MISO。还有一种隐蔽情况位序配反了。如果发送0x01二进制00000001MSB先行时实际发出的是高位先出LSB先行时最低位先出接收方按相反位序解析就会得到0x80。这种错误的表现是某些值能对、某些值不对比如0x00和0xFF永远正确对称值也正确其他全错。6.3 低速正常高速出错前面提过电气层的原因。排查顺序建议是先用逻辑分析仪确认协议时序在高速下是否仍然正确采样点是否偏移再降速验证是否与速率相关然后用示波器看波形质量最后检查从机是否有最高速率限制被忽略。还要考虑一个软件因素高速时中断来不及处理接收溢出。如果发送端连续发多个字节接收端每次进中断只读一个字节中断延迟稍大就会丢数据。解决办法是用FIFO触发阈值中断或者在DMA模式下让硬件搬运。6.4 通信一段时间后卡死卡死的典型原因是状态标志等待死循环。比如等待发送完成标志但从机因为某个原因不响应片选没接、从机复位中标志永远不置位程序就停在那里。这类代码必须加超时。我的做法是给所有状态等待加一个计数上限超时后返回错误码并记录当前状态寄存器的值。这个习惯救过我很多次因为寄存器快照能直接告诉我卡在哪个环节。6.5 多从机时只有一个能通先测片选信号每个从机的片选是否真的独立、是否都接到了正确的引脚。再测MISO未被选中的从机MISO是否高阻。如果所有从机MISO都并在一起而某个器件不是高阻输出就会拖垮整条线。还有一种情况是片选切换间隔太短。前一个从机的片选刚拉高、后一个立刻拉低中间没有总线空闲时间某些慢速器件来不及释放MISO。加几个微秒延时通常能解决。6.6 波特率看起来对但偶尔丢字节这种问题最折磨人。排查方向一是实际波特率误差是否在边界上用示波器量一位的时间算实际波特率二是接收中断是否有被更高优先级中断长时间屏蔽的情况三是发送方是否有连续发送而接收方处理不过来的情况。我印象最深的一次是系统里有一个定时器中断每毫秒执行一次较长的计算把串口接收中断压住了接近200微秒正好在高速波特率下导致溢出。最后是把串口接收改成DMA加空闲中断的方式让硬件把数据搬完再通知CPU问题彻底消失。7. 几个让代码更抗造的工程习惯7.1 把收发封装成带超时的原子操作不管底层用轮询还是中断对外都提供一个发送一帧并等待完成超时返回失败的函数。这样上层调用者不需要关心底层细节也不会因为某个标志没等到而卡死。我的封装里通常会带上重试次数偶发错误自动重试一次往往就能过。7.2 为通信模块保留一份可打印的诊断快照在出错时把控制寄存器、状态寄存器、引脚状态、当前波特率配置、错误计数全部打印出来。这份快照在实验室里有逻辑分析仪时不觉得重要到了现场没有仪器时就是救命稻草。我现在的习惯是每个通信模块都有一个dump函数通过日志口输出成本很低。7.3 参数配置集中管理避免散落各处波特率、SPI模式、字长、片选引脚号这些参数全部集中在一个配置头文件里并且用宏做合法性检查。散落在各个函数里的魔法数字是维护噩梦改一个波特率要翻五个文件的情况我见得太多了。7.4 上电初始化的顺序不能随意我的固定顺序是系统时钟配置、引脚复用配置、模块参数配置、中断配置、使能模块、最后才开始收发。任何一步提前都会导致不可预期的行为尤其是使能模块这一步一定要放在参数配置完成之后。7.5 给时序留余量别卡在手册的极限值上手册给的是保证器件工作的边界不是推荐工作点。片选建立时间手册写10纳秒你就留50纳秒最高时钟手册写10MHz你就先跑7MHz。产品要面对温度、批次、电源波动实验室里卡极限能跑量产就是灾难。我自己在这些年做下来最大的感受是SPI和SCI的寄存器配置其实一两天就能学会真正花时间的是理解为什么这样配以及在异常现象面前保持有条理的排查路径。把状态寄存器当第一现场、把逻辑分析仪当常规工具、把超时和诊断快照当默认习惯这三件事做到了通信问题基本都能在半天内定位。剩下那些真正诡异的偶发故障往往不是协议本身的问题而是电源、地线、走线或者某个被忽略的初始化顺序在作怪。