PMOS工作原理与工程实战：从阈值、体效应到高边开关避坑

很多人第一次把 PMOS 接进电路都会经历一个怀疑人生的瞬间明明照着 NMOS 的思路把栅极拉高管子就是不导通反过来把栅极拉低电路才活过来。我第一次独立搭一个双电源切换电路时就卡在这个地方整整一个下午万用表量了半天电压都正常就是输出起不来最后才反应过来——我手里这颗是 P 沟道器件它的整套开关逻辑是反的。这件事让我意识到PMOS 不是把 NMOS 的箭头掉个头这么简单它的载流子、阈值符号、体端接法、版图位置、失效模式全都和 NMOS 是两套体系。这篇内容就把 PMOS 从材料结构、能带反型、工作区方程、阱工艺、电路角色到实测踩坑完整拆一遍。不管你是刚学模电的学生、画版图的工程师还是经常用 MOS 管做负载开关的硬件爱好者看完至少能搞清楚三件事为什么 PMOS 的栅极要拉低才开、为什么同样的驱动能力 PMOS 要做得比 NMOS 宽两三倍、为什么 PMOS 做高边开关时输出端电压不能随便超过电源。这些都是纸面教材一笔带过、但实际调试时天天撞上的问题。1. 先把 PMOS 摆回 MOS 家族那个 P 到底标在哪里1.1 四端结构里P 型指的是源漏注入区PMOS 的全称是 P 沟道金属氧化物半导体场效应晶体管名字里那个 P 说的不是衬底而是源极和漏极这两个高浓度掺杂区的导电类型。这一点特别容易搞混在一颗标准的 PMOS 里源和漏都是重掺杂的 P 区它们被做在一块 N 型区域里这块 N 型区域可能是 N 阱做在 P 型衬底上也可能直接就是 N 型衬底。栅极下面是薄薄一层二氧化硅或者高 k 介质再上面是多晶硅或金属栅。所以从下往上看这个堆叠最底下是 N 型的身体中间嵌了两块 P 的口袋口袋之间留出一段 N 型表面这段表面就是将来要反型成沟道的地方。栅极加负压把 N 型表面里的电子赶走、把空穴吸过来表面就从 N 型反型成 P 型源和漏之间才被接通。这个过程和 NMOS 完全对称镜像NMOS 是在 P 型身体里嵌两块 N 口袋栅极加正压吸引电子形成 N 型沟道。四端分别是栅G、源S、漏D、体B也叫衬底或 bulk。在分立的 PMOS 管里体端通常和源极在内部短接所以你只能看到三个引脚在集成电路里体端就是 N 阱所有做在同一口阱里的 PMOS 共用同一个体电位这个阱一般被强制接到全芯片最高电位。这个差别非常关键后面讲体效应和高边开关的时候会反复用到。顺带说一句源的判定MOS 管结构本身是对称的源和漏并不是靠掺杂区分而是靠电位区分。对 PMOS电位高的那一端叫源因为空穴从高电位流向低电位而常规电流方向定义为正电荷流动方向所以 PMOS 导通时电流从源进、从漏出。这跟 NMOS 正好相反NMOS 是电位低的那端叫源电流从漏进、源出。1.2 空穴导电为什么 PMOS 天生就慢半拍PMOS 的导电载流子是空穴也就是价带里的空状态。空穴在电场里移动本质上是束缚电子在共价键之间逐个接力跳过去这个过程的散射概率远高于自由电子在导带里跑。结果就是在同样的掺杂和同样的电场下空穴的迁移率只有电子的三分之一到二分之一。体硅里电子迁移率大概在 400 到 600 平方厘米每伏秒这个量级空穴大概在 100 到 200具体数字跟工艺、晶向、应力工程都有关系但空穴比电子慢这个结论是稳的。这个物理事实直接决定了一条工程铁律在同样的工艺节点、同样的沟道长度下想让 PMOS 提供和 NMOS 一样的驱动电流就必须把宽度放大到两到三倍。这也是为什么标准 CMOS 反相器里PMOS 的版图面积总是比 NMOS 大一圈——不是设计师偏爱是物理逼的。你在看一些芯片的版图照片时会发现上面那排管子普遍比下面那排胖原因就在这里。还有一个容易忽略的推论既然空穴慢那 PMOS 的跨导 gm 在相同偏置下也偏低做模拟电路里的放大级时增益会吃亏。所以高速、高增益的场合设计师会尽量把信号通路放在 NMOS 上PMOS 更多承担上拉、开关、电流源这类角色。这不是偏好问题是把器件特性用在它擅长的地方。1.3 阈值电压是负数这不是笔误NMOS 的阈值电压是正的比如 0.7V意思是栅源电压超过 0.7V 才开始导通。PMOS 反过来阈值电压是负的比如 -0.7V意思是栅源电压要低于-0.7V也就是栅极比源极低 0.7V 以上才开始导通。很多教材为了避免负号满天飞会统一用绝对值来写|Vgs| |Vth| 时导通。这在算电流的时候很方便但初学阶段千万别靠这个偷懒因为一旦进入 SPICE 仿真或者查数据手册符号一乱就会把工作区判断错。我的建议是理论学习阶段老老实实带符号工程估算阶段用绝对值加速。两套语言切换着用比死守一套更实用。阈值电压本身不是一个器件常数而是由几部分拼出来的平带电压跟栅材料功函数差、氧化层电荷有关、实现强反型需要的表面势大约是两倍费米势、以及耗尽层电荷在氧化层电容上产生的电压降。这三项加起来对 PMOS 取负号。工艺厂在调阈值的时候手段主要是调沟道注入剂量和栅材料本质上就是在动平带电压和掺杂浓度这两块。讲到这里那个栅极拉低才导通的疑问应该就有答案了因为沟道是 P 型的需要吸引空穴而空穴被负电位吸引所以栅极必须比源极更低才能把 N 型表面反型成 P 型。NMOS 吸引电子靠正压PMOS 吸引空穴靠负压逻辑完全镜像。2. 栅压从零往负走硅表面到底发生了什么2.1 积累、耗尽、反型四段路的完整走法假设一颗 PMOS源和体都接在 0V现在把栅压从 0 慢慢往负调硅表面会依次经过四个阶段。第一段是平带。栅压刚好抵消掉栅材料与半导体之间的功函数差和氧化层电荷影响能带是平的没有任何净电荷堆积。这一段在实际电路里几乎观察不到但它是一切电压计算的零点基准。第二段是积累区。栅压继续往负走负电场把 N 型硅里的多数载流子——电子——往硅体内推同时把空穴往表面吸。表面空穴浓度超过体内的平衡值形成积累层。这时候表面还是 N 型材料只是空穴变多了导电性变好但源漏之间并没有连通因为源漏是 P中间是 N 型两个 PN 结仍然背靠背挡着。注意这个阶段虽然不导通但栅电容已经在变化了做电荷泵或者变容管的时候会用到这一段特性。第三段是耗尽区。栅压再负一些表面的空穴被吸得差不多了电子被彻底赶走留下一层几乎没有可动载流子的区域只剩下固定不动的、带正电的电离施主离子。这层叫耗尽层它承担了大部分栅压降因为它是绝缘的。耗尽层越宽需要的栅压越大这也是为什么轻掺杂的阱会让阈值变难调。第四段是反型。当栅压负到某个临界值表面势达到两倍费米势表面处的空穴浓度等于体内的电子浓度物理上认为反型层形成了。这个临界栅压就是阈值电压。越过这个点之后再往负加电压多出来的部分基本都用来增加反型层里的空穴密度沟道电导随之线性上升。这就是为什么饱和区电流公式里会出现 (Vgs - Vth) 这个过驱动电压项——它就是反型层里载流子密度的直接度量。2.2 阈值电压的构成以及工艺厂怎么动它把阈值拆开看会更清楚|Vth| |VFB| 2|φF| Qdep/Cox。第一项平带电压由栅材料功函数差和氧化层固定电荷决定第二项是实现强反型所需的表面势第三项是耗尽层电荷除以氧化层电容。这个式子解释了很多实际现象。比如为什么同一个工艺里不同管子可以有不同的阈值——多一次沟道注入就改变了 φF 和 Qdep阈值就动了。比如为什么氧化层越薄|Vth| 往往越低——Cox 变大同样的电荷产生的电压降变小。再比如为什么高 k 介质能降低等效氧化层厚度从而影响阈值和驱动能力。对于一个 5 纳米厚的二氧化硅栅氧Cox εox/tox (3.9 × 8.85e-12) / 5e-9 ≈ 6.9 fF/μm²。这个数字很有用因为知道了它和迁移率你就能自己估算驱动电流不用每次都翻工艺库。假设 μpCox 大约 40 μA/V²过驱动电压 2.6V沟道长度 0.5μm想要 5 欧姆的导通电阻那么 (W/L) 1/(Ron × μpCox × Vov) 1/(5 × 40e-6 × 2.6) ≈ 1923换算下来宽度大约 960μm。这个宽度听起来夸张但片上模拟开关为了实现低导通电阻确实经常做成这种梳状大管子。顺带算一下这个管子的栅电容W × L 960 × 0.5 480 μm²乘以 6.9 fF/μm² 大约是 3.3 pF。如果前面挂了一个 10kΩ 的驱动电阻RC 时间常数就是 33 纳秒。这就直接解释了一个常见现象栅极串的电阻太大开关沿会明显变缓甚至导致上下管同时导通、产生穿透电流。很多人调试时看到波形变圆就怪管子质量其实是栅极驱动没算够。2.3 一个方便记忆的类比把 PMOS 想象成一个水位控制的水闸会好理解很多。N 型硅体里的电子是水空穴是缺水的状态栅极施加的负压像是一个往下抽的力把水电子从表面抽走抽到一定程度表面就变成了水道反型层上下游源和漏就通了水。抽水的力度不够栅压不够负表面还只是局部干涸耗尽水闸没开。抽得越狠栅压越负水道越宽流量越大。这个类比在解释过驱动电压和沟道电导的正比关系时特别好用也能顺带解释为什么阈值电压会随温度变化——温度升高水的活性变了抽干所需的力度也变了。3. 三个工作区的判定与电流方程符号搞错就全盘皆输3.1 截止、线性、饱和的判据PMOS 的三个工作区判据用带符号的写法是|Vgs| |Vth| 时截止|Vgs| |Vth| 且 |Vds| |Vgs| - |Vth| 时线性|Vgs| |Vth| 且 |Vds| ≥ |Vgs| - |Vth| 时饱和。这里的 Vgs 对 PMOS 来说是负值Vth 也是负值Vds 也是负值所以实际工程计算里绝大多数人包括我自己都直接用绝对值来表达把所有电压取反然后套用和 NMOS 完全一样的公式。用一个具体例子走一遍一颗 PMOS|Vth| 0.7V源接 3.3V栅接 0V那么 Vgs 0 - 3.3 -3.3V|Vgs| 3.3V过驱动电压 |Vov| 3.3 - 0.7 2.6V。如果漏极通过一个负载接到 0V漏极电位从 0 上升到 3.3V 的过程中|Vds| 从 3.3V 降到 0V。当 |Vds| 2.6V 时管子处于饱和区|Vds| 2.6V 后进入线性区。这里的物理意义值得多讲一句饱和区里沟道在漏端被夹断也就是漏端附近的反型层厚度趋近于零。夹断不等于断开载流子到了夹断点会被漏极的高电场扫过去所以电流仍然存在而且几乎不随 |Vds| 变化这就是饱和的含义。PMOS 做电流源、做放大级的时候就是要让它待在这个区域做开关的时候则必须让它进入线性区而且 |Vds| 越小越好。3.2 电流方程与迁移率带来的尺寸代价线性区的 PMOS 电流取绝对值Id μpCox (W/L) [(|Vgs| - |Vth|)|Vds| - |Vds|²/2]。饱和区简化成 Id ½ μpCox (W/L)(|Vgs| - |Vth|)²忽略沟道长度调制。这两个式子里μp 是空穴迁移率比 μn 小这就是那个尺寸代价的数学来源。如果要在相同的 |Vgs|、|Vth|、|Vds| 下得到相同的电流W/L 必须按 μn/μp 的比例放大。假设某工艺 μnCox 120 μA/V²μpCox 40 μA/V²比值是 3那 PMOS 的宽长比就得是 NMOS 的三倍。实际设计里常用 2 到 2.5 倍因为考虑到版图面积开销和栅电容增加的副作用有时候会接受一点点上下沿不对称。但这里有个反直觉的地方放大 W 并不是没有代价的。宽度加倍驱动能力加倍栅电容也加倍前级的驱动负担同样加倍。所以我经常看到新手把 PMOS 宽度堆得特别大结果上升沿反而变慢了因为驱动它的前级根本没有那么大电流去充放这个巨大的栅电容。这是一个典型的过冲优化陷阱。正确的做法是先算清楚负载和速度要求用 Id 反推需要的 W/L然后再核对前级驱动能力。一般经验是前级的输出电阻乘以后级的栅电容得到的 RC 时间常数要小于上升沿要求的五分之一到十分之一。3.3 体效应源和体一旦不等电位阈值就跑了在分立器件里源和体内部短接Vbs 恒等于 0体效应不存在。但在集成电路里PMOS 的体是全芯片最高的电源电位而源极电位可能被拉低这时候源和体之间就有了反向偏置。PMOS 的体效应公式|Vth| |Vth0| γ(√(2|φF| |Vsb|) - √(2|φF|))。Vsb 是源到体的反向偏置电压。N 阱电位高于源极时阱和源之间的 PN 结反偏加深耗尽层变宽需要更强的栅压才能反型所以 |Vth| 变大——管子变难开。这个效应在什么场景下会咬人最典型的就是高边开关。一颗 PMOS 的源接在输出端体接在电源端当输出端被负载拉到接近地电位时Vsb 接近整个电源电压|Vth| 可能从 0.7V 涨到 1.2V 甚至更高。如果你的栅极驱动只能把栅压拉到地那实际的过驱动电压就比想象中小了一圈导通电阻会明显高于手册值。我见过一个电路静态时测得好好的带载之后输出掉压查了半天才定位到体效应——因为带载后源极电位下降阈值升高管子的导通能力不够了。规避手段有两个一是选足够低的栅驱动电压把栅压拉到比地还低需要负压或电荷泵二是改用 NMOS 做低边开关绕开这个问题。成本敏感的场合很多时候宁可接受一点点压差也不愿意加负压电路。3.4 亚阈值区与漏电关不断的那条尾巴|Vgs| 低于 |Vth| 时管子并不是完全断开反型层里仍然有少量载流子形成亚阈值电流。这个电流随 |Vgs| 指数变化斜率用亚阈值摆幅 S 描述室温下理想值约 60 mV/decade实际因为界面态和耗尽层电容的影响会更大大概 70 到 90。这个特性的实际意义是阈值电压不能无限往下压。把 |Vth| 做小可以提升驱动能力、降低工作电压但关断时的漏电会指数上升。这就是为什么低功耗工艺里会提供多套阈值的管子——关键路径用低阈值保速度非关键路径用高阈值压漏电。做电源管理的芯片尤其在意这一点因为待机电流直接决定产品能不能过认证。对 PMOS 来说还有一条额外的漏电通路栅致漏极泄漏。当栅极电位很高|Vgs| 很小管子关断、而漏极电位很低时栅极和漏极之间的强电场会通过带间隧穿产生漏电。这在深亚微米工艺的 I/O 管里比较明显做低功耗设计时需要专门检查。4. 版图里的 PMOS为什么它非得住在 N 阱里4.1 N 阱的必要性来自 PN 结方向PMOS 的源漏是 P如果直接把 P 做在 P 型衬底上那源漏和衬底就是同一个导电类型根本没法人為地形成隔离的 PN 结器件无法工作。所以必须先在 P 衬底上做一块 N 型区域把 P 源漏放进去。这块 N 型区域就是 N 阱。N 阱和 P 源漏之间形成一个 PN 结阳极在 P源漏阴极在 N 阱。要让这个结始终保持反偏也就是保持隔离N 阱的电位必须不低于源漏的任何一端。所以标准做法是把 N 阱接到全芯片最高电位。这就是为什么 CMOS 工艺里PMOS 的阱接触要密集地打上电源而不是随便接一个中间电位。如果 N 阱电位低于源极阱-源二极管就会正偏导通电流从源极直接灌进阱里轻则漏电重则烧片。这是一个绝对不能犯的错误我在检查别人版图时第一眼就是看每个 N 阱有没有阱接触、接到哪个网络。4.2 阱接触、保护环与闩锁CMOS 结构里天然存在一个寄生的可控硅N 阱里的 PPMOS 源作为发射极、N 阱作为基极、P 衬底作为集电极构成一个横向 PNP同时 P 衬底里的 NNMOS 源作为发射极、P 衬底作为基极、N 阱作为集电极构成一个纵向 NPN。这两个管子首尾相接形成一个正反馈回路一旦被触发就会锁定在低阻导通状态电流可能大到烧毁芯片。这就是闩锁效应。触发条件通常是衬底或阱里有电流注入比如 ESD 事件、电源上电瞬间的浪涌、I/O 引脚的过冲让某个寄生三极管的基射结正偏。防护的核心思路就是让寄生三极管的基极电阻尽量小也就是阱接触和衬底接触要打得又密又近尽量贴着有源区。同时在外围加保护环PMOS 外围加 N 阱环接电源NMOS 外围加 P 环接地把注入的载流子提前收集掉。这些规则工艺厂会在设计规则里写清楚但很多人画版图时为了省面积会把接触孔省掉几个或者把保护环断开走线。这种省法在上电测试时可能看不出问题等到量产或者 ESD 测试时就会暴露而且往往是间歇性的非常难查。我的建议是宁可多占点面积接触孔和保护环一个都别省。4.3 匹配与布局PMOS 在模拟电路里的额外讲究模拟电路里成对使用的 PMOS电流镜、差分对、负载对匹配要求很高。除了常规的共质心、交叉指状、同方向布局之外PMOS 还有几个专属注意点。第一是阱边缘效应。N 阱的边缘处阱的掺杂浓度和深度会发生变化导致阈值和迁移率有梯度。所以关键器件不能贴着阱边缘放要留出足够的安全距离或者干脆让所有匹配管都远离边缘。第二是阱电位梯度。如果整块阱很大而阱接触只打在角落那么阱内不同位置的电位会有微小差异通过体效应影响阈值。解决办法是在匹配管周围均匀分布阱接触或者把每个指头都单独配一个接触。第三是应力效应。浅槽隔离工艺会在有源区边缘产生机械应力影响载流子迁移率。对于 PMOS应力对空穴迁移率的影响方向和 NMOS 相反某些工艺里甚至会刻意利用这一点做应力工程。做高精度匹配时要保证成对的管子周围环境一致包括有源区形状、栅的走向、周围的虚拟图形。这些细节听起来很玄但在高精度 ADC 或者基准源里几个毫伏的失调就可能让整个系统指标掉档。我见过一个项目同样的电路换个布局方式失调从 2mV 变成 8mV最后发现就是匹配管离阱边缘太近。5. PMOS 在电路里的几个经典岗位5.1 上拉网络CMOS 逻辑的半个骨架任何一个标准 CMOS 逻辑门上拉网络永远是 PMOS下拉网络永远是 NMOS这个分工不是随便定的。原因是PMOS 在栅极接低电平时导通正好对应输入为 0 时把输出拉到 1NMOS 在栅极接高电平时导通对应输入为 1 时把输出拉到 0。这样一搭配任何一个输入组合下上拉和下拉都不会同时导通静态功耗几乎为零。这个结构的精髓在于互补两个字。如果全用 NMOS 做上拉输出高电平最高只能到 VDD - Vth会损失一个阈值电压而且静态功耗大。用 PMOS 做上拉输出能实打实地拉到 VDD摆幅是满的。这就是为什么早期的 NMOS 逻辑被 CMOS 取代——不是速度问题是摆幅和功耗问题。串联多个 PMOS 的时候要特别注意串联会叠加体效应和导通电阻。一个三输入与非门上拉是三个 PMOS 并联问题不大但三输入或非门的上拉是三个 PMOS 串联每一级的源极电位都比上一级低体效应逐级加重最上面那颗的 |Vth| 可能比标称值大不少。所以实际设计里或非门的速度天然比与非门慢宽长比要相应加大。这是数字标准单元库里一条不成文但很重要的经验。5.2 高边开关方便但有两个必踩的坑用 PMOS 做高边开关源接电源漏接负载栅极通过电阻上拉到电源、通过开关拉低到地是最常见的用法之一因为它不需要额外的电荷泵就能实现栅压低于源压的导通条件。相比之下用 NMOS 做高边开关必须把栅压抬到比电源还高需要电荷泵或者自举电路。但这个方便是有代价的。第一个坑是体二极管倒灌。PMOS 的漏和 N 阱体之间有一个二极管阳极在漏、阴极在体接电源。如果负载端的电压因为某种原因超过电源电压——比如负载是个电机断电后惯性转动产生反电动势或者输出端挂了另一个更高的电源——这个二极管就会正偏导通电流从负载倒灌回电源。轻则电源被抬高重则烧毁前级。解决办法是在输出端加一个肖特基二极管到地做钳位或者改用背靠背的两个 MOS 管做真正的双向阻断或者用理想二极管控制器。如果成本允许最省心的是换成专门的高边开关芯片内部集成 charge pump 和保护电路。第二个坑是栅极驱动电阻的取值。电阻太小开关速度快但 EMI 大、栅极电流冲击大电阻太大开关慢在半开状态下管子功耗剧增。有个粗略的估算方法开关过程中的平均功耗约等于 ½ × Vds × Id × (开启时间 关断时间) × 开关频率。如果这个值接近管子的额定功耗就要重新算电阻。我一般会先用 10kΩ 起步实测波形后再调同时一定要在栅源之间并一个电阻防止栅极悬空。5.3 电流镜与差分对模拟电路里的另一半在模拟电路里PMOS 电流镜通常接在电源侧作为源端电流源。它的好处是源极和体都接在干净的正电源上没有衬底噪声耦合的问题相比之下NMOS 电流镜的源极接在有噪声的地上。所以对电源抑制比要求高的场合PMOS 电流镜更受欢迎。但 PMOS 电流镜的匹配精度天然不如 NMOS原因是空穴迁移率低、阈值散布相对大、而且在同一口阱里还容易受到阱电位波动的影响。提高精度的手段包括加大沟道长度降低沟道长度调制效应、用共源共栅结构提高输出阻抗、把管子做成多个指头交叉排列、在周围加虚拟管保证环境一致。PMOS 差分对则常见于输入级需要轨到轨共模范围的场合。因为 PMOS 差分对的输入共模可以低到地电位以下只要栅压能拉下去而 NMOS 差分对可以高到电源。把两者并联就能实现全范围输入。代价是跨导会随共模电压变化需要额外的尾电流控制电路来补偿。5.4 传输门为什么单个 MOS 传不干净信号用单个 NMOS 传高电平输出最高只能到栅压减阈值会损失一个 Vth用单个 PMOS 传低电平输出最低只能到栅压这里指地加 |Vth|同样损失一个阈值。这是器件的物理限制绕不过去。解决办法是把 NMOS 和 PMOS 并联做成传输门。传高电平时 NMOS 先导通PMOS 虽然栅压不对但也部分导通两者叠加能把电平拉满传低电平时反过来。这就是为什么模拟开关芯片内部都是成对的管子。做传输门设计时有个细节两个管子的栅极驱动信号必须严格互补而且要有先断后通的死区时间否则在切换瞬间两个方向的信号会短路。另一个细节是衬底接法——NMOS 的体接地、PMOS 的体接电源这样可以保证在任何信号电平下体二极管都不正偏。如果信号范围可能超出电源轨就得用特殊的电荷泵结构把体电位动态跟踪信号。6. 温度、老化与高频PMOS 的几处软肋6.1 温度对 PMOS 的影响不是单调的温度升高时两件事同时发生晶格振动加剧载流子散射增强迁移率下降同时费米能级位置变化阈值电压的绝对值减小。这两件事的方向是相反的——迁移率下降让电流变小阈值降低让过驱动电压变大、电流变大。净效果取决于工作点。在低栅压接近阈值时阈值项占主导温度升高电流反而增大在高栅压时迁移率项占主导温度升高电流下降。这个现象叫温度反转是功率器件并联时均流设计的核心考量之一。如果多颗管子并联而每颗的工作点又不一样就可能出现某颗越热电流越大、最后热失控的情况。对 PMOS 来说由于空穴迁移率本身的温度系数和电子不同反转点的位置也会有差异。做功率设计时不能简单套用 NMOS 的经验必须查工艺库或者实测。6.2 负偏压温度不稳定性PMOS 专属的老化机制这是 PMOS 最著名的可靠性问题。当 PMOS 长期处于负栅压加高温的状态也就是开着的状态栅氧和硅界面处会逐渐产生界面态同时氧化层里会积累正电荷。结果是阈值电压的绝对值逐渐增大管子越来越难开驱动电流下降电路速度变慢。这个退化过程有几个特点值得记住。第一是恢复效应去掉应力之后部分退化会自行恢复所以测量的时候如果间隔时间不同结果会差很多做可靠性评估必须严格控制测量时序。第二是与占空比强相关PMOS 长期导通的应用比如上电就一直使能的负载开关退化会比频繁开关的严重得多。第三是与栅氧厚度和电场强相关薄栅氧、高电压的管子退化更快。工程上的应对手段包括设计时留出足够的电压和时序裕量、避免管子长期工作在最大栅压、在关键路径上避免使用最小尺寸的 PMOS、必要时做老化补偿电路比如用可调体偏置或者自适应电源。6.3 高频下 PMOS 为什么更吃亏除了迁移率低导致的跨导低之外PMOS 还有几个高频劣势。一是栅电阻多晶硅栅的电阻率比金属高长条形的栅极在高频下会形成分布式 RC导致栅压沿栅长方向不均匀有效沟道长度变短。二是阱电容N 阱和 P 衬底之间有一个很大的结电容这个电容虽然不直接挂在信号通路上但会通过体效应耦合噪声。三是版图面积大带来的寄生电容大。所以在射频和高速链路里PMOS 通常只出现在必要的地方比如偏置电路、电流源、以及必须用它的上拉网络。射频开关、低噪声放大器这类对性能敏感的部分基本都是 NMOS 或者专门的工艺器件。7. 实测中最容易翻车的几个点7.1 栅极悬空最贵的一课MOS 管的栅极是绝缘的输入阻抗极高这意味着悬空的栅极电位是完全不确定的。它可能被漏电慢慢充到某个电压导致管子半开半关产生持续的穿透电流也可能因为一点静电就击穿栅氧。我见过一个电路调试时用手一碰板子输出就变了松手又恢复正常。查了很久才发现是栅极的限流电阻虚焊栅极实际上处于悬空状态人体感应电压通过空气耦合进去了。这种问题在批量生产时表现为偶发失效非常难定位。硬性规则任何 MOS 管的栅极都必须有一条直流通路不管是通过电阻、通过前级推挽、还是通过内部的下拉/上拉。分立的 PMOS 管栅源之间永远并一个 10k 到 100k 的电阻这个习惯能在关键时刻救命。7.2 源漏接反不是不工作是工作得很奇怪因为 MOS 结构对称源漏接反了管子通常还是能导通但性能会明显变差。对 PMOS 来说如果源漏接反体二极管的方向就反了原本应该阻断的方向可能变成导通。同时因为体效应的关系阈值会变高导通电阻变大。判断方法很简单对 PMOS电位高的那端必须是源。如果电路里某端的电位可能高于另一端比如做双向开关那就不能靠体二极管来阻断必须用背靠背结构。7.3 上拉电阻和栅电容的 RC被严重低估前面算过一个大尺寸 PMOS 的栅电容可能到几皮法配上 10kΩ 的上拉电阻时间常数就是几十纳秒。如果你的开关频率是几百千赫兹这个延迟可能还能接受但如果要求快速关断比如过流保护要立即切断几十纳秒可能就是致命的。更麻烦的是上拉电阻在关断时靠它把栅极拉回高电平这个过程的驱动电流只有 V/R非常弱。如果负载有容性或者感性关断瞬间的 dv/dt 会让栅极通过米勒电容耦合产生寄生导通。这种问题在示波器上表现为关断沿有个台阶很多人会误以为是探头的问题。解决办法用小阻值上拉加推挽驱动或者在栅源之间加一个肖特基二极管加速关断或者直接用带欠压锁定和快速关断的专用驱动芯片。7.4 只看了 Vgs 耐压没看 Vds 和 SOA选型时只看栅源电压和电流是很常见的疏忽。实际上还要核对漏源击穿电压在最高工作温度下是否还有裕量、安全工作区在不同脉宽下是否满足、连续功耗对应的结温是否超标。尤其要注意雪崩能量这一项。如果负载是感性继电器、电机、电磁阀关断瞬间会产生高压尖峰管子可能进入雪崩击穿。有些管子标称可以承受一定的雪崩能量但那是特定测试条件下的值实际电路里的散热和布局完全不同。保守做法是加续流二极管或者 RC 吸收不要指望管子硬扛。7.5 多管并联时的均流问题并联 PMOS 增加电流能力是常见需求但直接并会出问题。因为阈值电压有离散性阈值低的那颗会先导通、承担更多电流、温度更高然后因为温度反转效应可能进一步恶化形成正反馈。正确的做法是每颗管子配独立的栅极电阻一般 10 到 100 欧姆用来抑制寄生振荡和均衡开关速度布局上尽量对称让每颗管子的走线长度和寄生电感一致必要时做源极均流电阻。另外并联之后的总栅电容是相加的驱动能力要同步加强否则开关损耗会集中在某几颗管子上。我个人在实际操作中的体会是PMOS 这门东西教材上讲原理的部分其实不难真正花时间的是那些符号和方向的细节。我现在的习惯是每次拿到一颗新管子先在纸上把源、漏、体、栅四个端点该接什么电位写清楚把导通条件和关断条件各写一行把体二极管的方向画出来然后才开始画电路。这个看起来很笨的步骤帮我省掉了很多次返工。另外强烈建议在第一次打样前先用仿真把体效应和温度两个变量扫一遍尤其是高边开关和电流源这两类电路仿真里多花十分钟实测时少熬两个通宵。