PLFM_RADAR：FPGA+STM32相控阵雷达信号处理实战

1. 项目缘起与整体设计思路PLFM_RADAR 这个名字拆开看PLFM 大概率指代的是Pulse Linear Frequency Modulation也就是脉冲线性调频信号业内更习惯叫它 LFM 或者 chirp 信号。RADAR 不用多说雷达。合在一起这是一个以线性调频脉冲为体制的雷达信号处理项目。热搜词里同时出现了 phased array、FPGA、STM32基本可以勾勒出这个项目的技术轮廓相控阵天线前端 FPGA 做高速信号采集与实时处理 STM32 做系统控制与上位机通信。我最早接触这类项目是在做某型近程探测雷达的信号处理板卡时当时最大的感受就是雷达这东西理论书上讲得头头是道真到工程落地坑全在时序、时钟和信噪比上。PLFM_RADAR 这个项目标题虽然简短但它背后涉及的知识栈非常宽——从射频前端的波形设计到 ADC 采样率与中频的匹配再到 FPGA 内部做数字下变频、脉冲压缩最后 STM32 把处理结果打包上传。任何一个环节出问题整个雷达就是一堆昂贵的金属和硅片。所以这篇文章我打算按实际做项目的思路来写不搞纯理论推导重点讲清楚为什么这么选、怎么落地、哪里容易翻车。适合正在做雷达相关毕业设计、FPGA 信号处理入门、或者想了解相控阵雷达信号链的工程师参考。哪怕你只是做过 STM32 点灯和 FPGA 串口收发只要跟着思路走也能理解整个系统的骨架。先说整体架构。一个典型的 PLFM_RADAR 系统信号链大致是这样的FPGA 产生 LFM 基带波形送 DAC 上变频发射接收端天线收到回波后经过低噪放、混频到中频再由高速 ADC 采样送入 FPGAFPGA 内部完成数字下变频、抽取滤波、脉冲压缩、动目标检测等处理处理结果通过 SPI 或 FSMC 接口送给 STM32STM32 负责协议打包、人机交互和对外通信。相控阵部分则涉及多通道的幅相控制通常由 FPGA 输出多路相位控制字给移相器芯片。这个架构里FPGA 是绝对的核心因为它要处理的数据率太高了。假设中频 60MHzADC 采样率 100MSPS14 位精度那数据率就是 1.4GbpsSTM32 根本扛不住必须 FPGA 先做降采样和脉冲压缩把数据率降到几 MBPS 级别再交给 STM32。这就是为什么热词里既有 FPGA 又有 STM32——两者分工明确FPGA 干重活STM32 干细活。提示很多人一开始会想用 STM32 直接采 ADC 做雷达处理我劝你趁早放弃这个念头。STM32H7 系列虽然主频能到 480MHz但面对几十兆中频采样连数据搬运都来不及更别说实时脉冲压缩了。2. 核心细节解析与关键参数计算2.1 LFM 波形参数怎么定LFM 信号的核心参数有三个带宽 B、脉宽 T、调频斜率 KB/T。这三个参数直接决定了雷达的距离分辨率和速度分辨率。距离分辨率 ΔR c/(2B)c 是光速。想要 0.3 米的分辨率带宽就得做到 500MHz这对 ADC 和 FPGA 都是巨大挑战。实际近程雷达项目里我一般建议带宽先做到 50MHz 到 100MHz对应分辨率 1.5 到 3 米这样 ADC 采样率 200MSPS 以内就能覆盖FPGA 资源也吃得消。脉宽 T 决定了发射能量。T 越大能量越强探测距离越远但盲区也越大。近程探测通常 T 取 10us 到 100us。调频斜率 K 就是 B 除以 T比如 B50MHzT50usK1MHz/us。这个斜率必须和后续脉冲压缩的匹配滤波器严格对应否则压缩后会散焦主瓣展宽信噪比下降。在 FPGA 里产生 LFM 波形最常用的方法是DDS直接数字频率合成加相位累加器。相位累加器的步进值就是频率控制字让这个控制字随时间线性变化就得到了 chirp。具体实现时用一个计数器控制频率控制字的增量每个时钟周期累加一次。这里要注意相位累加器的位宽一般取 32 位取高 14 位去查正弦表。位宽不够会导致相位截断误差大输出频谱杂散升高。2.2 相控阵通道幅相控制相控阵的核心是波束赋形靠的是多个天线单元之间的相位差。对于 N 元线阵相邻单元相位差 Δφ 2πd·sinθ/λd 是阵元间距θ 是波束指向角λ 是波长。FPGA 需要为每个通道计算这个相位控制字然后通过 SPI 或并口写入移相器芯片。这里有个工程细节阵元间距 d 通常取 λ/2目的是避免栅瓣。如果 d 大于 λ/2在扫描到大角度时会出现栅瓣导致测角模糊。我做过一个 8 元阵的项目d 取 0.5λ扫描范围正负 45 度实测波束宽度约 12 度旁瓣电平 -13dB 左右满足基本要求。FPGA 输出相位控制字的更新速率也很关键。如果波束需要快速扫描比如 1ms 内扫完整个空域那相位更新率就得达到 kHz 级别。这时候不能用慢速 SPI得用并行接口或者高速 SPI时钟至少 10MHz 以上。2.3 ADC 采样与数字下变频接收链路里ADC 的选择直接决定了系统上限。中频频率 f_if 和采样率 f_s 要满足带通采样定理f_s ≥ 2B且 f_if 要落在某个奈奎斯特区里。比如中频 60MHz带宽 20MHz那采样率取 80MSPS 就可以60MHz 落在第二奈奎斯特区40-80MHz采样后频谱搬移到 20MHz 处。数字下变频DDC在 FPGA 里做步骤是先和 NCO数控振荡器产生的正交本振相乘得到 I/Q 两路然后通过 CIC 滤波器加半带滤波器做抽取。抽取因子 D 的选择要保证抽取后采样率大于信号带宽的 2 倍。比如采样率 80MSPS信号带宽 20MHz抽取因子最大取 2抽取后 40MSPS刚好满足。实际为了留余量取 D2 或 D4。CIC 滤波器的阶数和差分延迟需要根据抽取因子来定。CIC 的幅频响应是 sinc 函数有通带衰减问题所以后面要接一个补偿滤波器。我一般用 5 级 CIC差分延迟 1抽取因子 4通带衰减大概 1dB 左右再用一个 15 阶的 FIR 补偿回来。3. 实操过程与核心环节实现3.1 FPGA 工程搭建与时钟规划FPGA 选型上Xilinx Artix-7 或者 Altera Cyclone IV 都能满足入门级雷达处理需求。如果要做多通道相控阵逻辑资源要留足建议至少 100K 逻辑单元起步。我手头这个项目用的是 XC7A100T资源占用大概 60%还有余量做后续扩展。时钟规划是 FPGA 工程的第一步也是最容易翻车的地方。雷达系统通常需要多个时钟域ADC 采样时钟、DAC 输出时钟、SPI 通信时钟、STM32 接口时钟。这些时钟必须同源否则会有相位不确定性问题。我的做法是用一个 100MHz 晶振输入经过 MMCM 产生 80MHzADC、100MHzDAC、50MHzSPI和 25MHzSTM32 接口。MMCM 的锁定时间大概几百微秒上电后要等 locked 信号拉高再释放复位。// 时钟生成模块示例 MMCME2_BASE #( .CLKIN1_PERIOD(10.0), .CLKFBOUT_MULT_F(10.0), .CLKOUT0_DIVIDE_F(12.5), // 80MHz .CLKOUT1_DIVIDE(10), // 100MHz .CLKOUT2_DIVIDE(20), // 50MHz .CLKOUT3_DIVIDE(40) // 25MHz ) mmcm_inst ( .clkout0(clk_adc), .clkout1(clk_dac), .clkout2(clk_spi), .clkout3(clk_stm32), .locked(mmcm_locked), .clkin1(clk_100m) );复位逻辑要特别注意每个时钟域都要有自己的复位同步器不能用同一个复位信号直接跨时钟域。我见过太多项目因为复位没同步导致 ADC 数据偶尔错位查了好几天才发现是复位释放时刻不一致。3.2 脉冲压缩的 FPGA 实现脉冲压缩本质上是匹配滤波时域上是卷积频域上是相乘。FPGA 里做脉冲压缩有两种方案时域 FIR 滤波和频域 FFT 乘法。时域方案适合脉宽短、点数少的情况比如 64 点以内频域方案适合大点数比如 1024 点以上。我选的是频域方案因为 LFM 脉宽 50us采样率 80MSPS一个脉冲有 4000 个点时域 FIR 根本做不了。频域方案流程是接收信号做 FFT参考信号也做 FFT 并取共轭两者相乘后做 IFFT输出就是压缩后的脉冲。Xilinx 的 FFT IP 核配置要注意几点点数选 4096数据位宽 16 位缩放模式选块浮点这样能兼顾动态范围和资源占用。FFT 的吞吐量要匹配 ADC 数据率如果 ADC 是 80MSPSFFT 时钟至少 200MHz 才能实时处理。实际项目中我用了两片 FFT IP 核乒乓操作一片处理当前脉冲一片输出上一个脉冲的结果。参考信号的 FFT 结果可以预先算好存在 ROM 里不用实时计算。这样省了大量逻辑资源。ROM 深度 4096位宽 32 位I/Q 各 16 位用 Block RAM 实现占用大概 8 个 36K BRAM。3.3 STM32 与 FPGA 的接口设计STM32 在这个系统里主要负责三件事接收 FPGA 处理后的目标信息、控制雷达工作参数、和上位机通信。接口方案我推荐FSMC 并行接口因为速度比 SPI 快得多。STM32F407 的 FSMC 可以配置成 16 位数据宽度读写速率轻松到 10MB/s 以上。FSMC 的地址映射要规划好比如 0x60000000 映射到 FPGA 的数据寄存器0x60020000 映射到控制寄存器。FPGA 端用一个简单的地址译码器就能实现。通信协议我一般定义成STM32 先读状态寄存器判断 FPGA 是否有新数据如果有再读数据寄存器。这样避免读空。// STM32 读取 FPGA 目标信息示例 #define FPGA_BASE_ADDR 0x60000000 #define FPGA_STATUS_REG (*(volatile uint16_t *)(FPGA_BASE_ADDR 0x0000)) #define FPGA_DATA_REG (*(volatile uint16_t *)(FPGA_BASE_ADDR 0x0002)) void read_target_info(void) { if (FPGA_STATUS_REG 0x0001) { // 数据就绪标志 uint16_t distance FPGA_DATA_REG; uint16_t velocity FPGA_DATA_REG; uint16_t amplitude FPGA_DATA_REG; // 打包上传 } }STM32 的 USB 设备功能也经常用到热词里有人问 STM32 如何做 USB 设备。在雷达项目里USB 主要用来和上位机传数据。用 STM32CubeMX 配置 USB CDC 类生成虚拟串口上位机不用装驱动就能识别。注意 USB 时钟要精确STM32F407 的 USB 需要 48MHz 时钟从 8MHz 晶振经过 PLL 倍频得到配置错了枚举会失败。3.4 相控阵波束控制的实现波束控制的核心是实时计算每个通道的相位控制字。假设 8 元线阵波束指向 θ那第 n 个通道的相位是 φ_n 2π·n·d·sinθ/λ。FPGA 里可以用 CORDIC 算法实时计算 sinθ然后乘以系数得到相位。CORDIC 的迭代次数取 16 次精度足够。相位控制字算好后通过 SPI 写入移相器。移相器芯片比如 HMC6426 位相位控制步进 5.625 度。SPI 时钟 10MHz8 个通道轮流写一轮下来大概 10us满足波束切换速率要求。注意移相器芯片的 SPI 时序要仔细看手册有些芯片要求 CS 拉低后等待至少 10ns 才能发时钟有些要求数据在时钟下降沿采样。我因为没注意这个烧过一片移相器损失好几百块。4. 常见问题与排查技巧实录4.1 雷达系统典型故障速查表现象可能原因排查方法解决措施无回波信号发射链路故障用频谱仪测发射口检查 DAC 输出和上变频回波信噪比低接收增益不足测低噪放输出功率调整增益或换低噪放距离测量偏差大采样时钟不准测 ADC 时钟频率校准 MMCM 或换晶振脉冲压缩后主瓣展宽参考信号不匹配对比参考信号频谱重新生成匹配滤波器波束指向偏差相位控制字错误测各通道相位检查 CORDIC 计算STM32 读不到数据FSMC 时序不对用逻辑分析仪抓时序调整 FSMC 等待周期FPGA 偶尔死机时钟域交叉问题检查跨时钟域信号加同步器和异步 FIFO这个表是我这些年踩坑总结出来的基本上覆盖了 80% 的常见问题。特别说一下“FPGA 偶尔死机”这一条很多时候是跨时钟域信号没处理好。比如 ADC 数据从 80MHz 时钟域传到 100MHz 时钟域如果直接用两级触发器同步数据总线会有多位同时跳变的问题必须用异步 FIFO 或者握手协议。4.2 高速 ADC 采样的信号完整性坑高速 ADC 采样最怕的就是信号完整性出问题。我做过一个项目ADC 采样率 100MSPS输入中频 60MHz结果采出来的数据频谱上全是杂散。查了一周最后发现是 ADC 输入端的差分走线不等长导致正负端相位不一致共模抑制比下降。差分走线的等长要求一般是 5mil 以内100MSPS 以上建议 2mil 以内。还有阻抗匹配差分阻抗要控制在 100 欧姆用差分 TDR 测。电源去耦也很关键ADC 的每个电源引脚都要放 0.1uF 和 10uF 电容而且 0.1uF 要尽量靠近引脚。提示如果 ADC 数据有规律性的错位先查时钟和数据线的建立保持时间。用示波器测 ADC 输出时钟和数据的关系确保数据在时钟有效沿稳定。4.3 STM32 开发环境配置的坑热词里有人问 vscode 配置 STM32 开发环境和 keil5 兼容 C51 和 STM32 安装。我个人的建议是如果做雷达项目直接用 STM32CubeIDE 或者 Keil MDK别折腾 VSCode。VSCode 配 STM32 调试需要 launch.json 和 OpenOCD 配置虽然能跑但调试体验不如专业 IDE。Keil5 兼容 C51 和 STM32 的安装顺序很重要先装 Keil C51再装 Keil MDK最后装 STM32 芯片包。如果顺序反了C51 的编译器会覆盖 MDK 的配置导致 STM32 工程编译报错。芯片包安装用 Pack Installer选对应的系列比如 STM32F4 系列就装 Keil.STM32F4xx_DFP。还有 STM32 芯片第一脚怎么确认的问题这个看似简单但真有人搞错。STM32 的引脚 1 通常有一个小圆点标记或者封装边角有倒角。LQFP 封装的话从圆点开始逆时针数。如果板子上没有丝印用万用表测 VDD 和 VSS 之间的电阻找到电源引脚再推断。4.4 FPGA 开发中的 testbench 编写要点FPGA 开发离不开仿真testbench 写得好能省一半调试时间。我写 testbench 的原则是激励要覆盖边界条件检查要自动化。比如测试 SPI 主机模块要模拟从机的各种响应包括正常响应、延迟响应、错误响应。// SPI 主机 testbench 片段 initial begin // 正常传输 spi_start 1; #100 spi_start 0; wait(spi_done); if (spi_rx_data ! 8hA5) $error(SPI 传输错误); // 从机延迟响应 #1000; spi_start 1; #100 spi_start 0; #5000; // 等待超时 if (!spi_timeout) $error(超时检测失败); endTestbench 里一定要加超时检测否则仿真跑飞了都不知道。我一般设一个全局超时比如 1ms 仿真时间超过就报错停止。4.5 电源与散热的工程经验雷达板卡的功耗通常不小FPGA 加上 ADC、DAC、STM32整板功耗可能到 10W 以上。电源设计要留足余量我一般按实际功耗的 1.5 倍选电源芯片。LDO 和 DCDC 的搭配也有讲究DCDC 效率高但纹波大适合给数字部分供电LDO 纹波小但效率低适合给 ADC、DAC 的模拟部分供电。散热方面FPGA 如果逻辑占用超过 70%发热会很严重必须加散热片。我见过一个项目FPGA 没加散热片夏天跑半小时就过热降频雷达数据全乱。后来加了铝制散热片和一个小风扇温度从 85 度降到 55 度稳定运行。5. 系统联调与性能优化5.1 联调顺序与调试手段雷达系统联调不能眉毛胡子一把抓要按信号流向一步步来。我的联调顺序是先调电源再调时钟然后调 FPGA 内部逻辑接着调 ADC/DAC 接口再调射频链路最后调整机。每一步都要有明确的观测手段。电源用万用表测电压时钟用示波器测频率和抖动FPGA 内部逻辑用 ILA集成逻辑分析仪抓波形ADC/DAC 接口用逻辑分析仪看时序射频链路用频谱仪和信号源测增益和噪声系数。ILA 是 FPGA 调试的神器Xilinx 的 Vivado 里叫 ILAAltera 的 Quartus 里叫 SignalTap。用法是在代码里例化 ILA 核设置触发条件然后下载比特流在工具里看波形。我一般会在关键信号上挂 ILA比如 ADC 数据有效标志、脉冲压缩输出有效标志、STM32 接口读写标志。5.2 信噪比提升的实用技巧雷达系统的信噪比直接决定探测距离。提升信噪比有几个方向增加发射功率、降低接收噪声、增加积累脉冲数。发射功率受限于器件和法规不能无限加。接收噪声主要取决于低噪放的噪声系数选低噪放时 NF 越小越好但要注意增益和线性度的平衡。脉冲积累是最有效的手段。相参积累 M 个脉冲信噪比提升 10log10(M) dB。比如积累 64 个脉冲信噪比提升 18dB效果非常明显。但积累的前提是脉冲间相参也就是相位要稳定。这就要求频率源和时钟的相位噪声足够低。我在实际项目中用 64 脉冲积累配合 50MHz 带宽在 500 米距离上对小型无人机目标的检测概率从 60% 提升到 95% 以上。当然积累数也不是越多越好积累时间太长目标运动会导致相位变化反而恶化性能。一般积累时间控制在 10ms 以内。5.3 资源优化与时序收敛FPGA 工程做大了资源不够和时序不收敛是家常便饭。资源优化方面乘法器是最宝贵的资源能用移位代替乘法就用移位。比如乘以 2 的幂次直接左移。FFT 和 FIR 滤波器尽量用 IP 核手写的效率通常不如 IP 核。时序收敛方面关键是减少关键路径的延迟。方法有插入流水线寄存器、降低逻辑级数、使用寄存器输出。Vivado 的时序报告要看 WNS最差负裕量如果 WNS 是负的说明时序不满足要优化。我一般把 WNS 控制在 0.5ns 以上留足余量。注意时序收敛不要靠提高综合策略硬撑那样功耗和面积都会恶化。要从 RTL 代码层面优化该加流水线就加该拆逻辑就拆。6. 项目扩展与个人体会PLFM_RADAR 这个框架搭好之后扩展性其实很强。比如把单通道接收改成多通道就能做数字波束形成测角精度会大幅提升。再比如把脉冲压缩后的数据做二维 FFT就能得到距离-多普勒图实现动目标检测和测速。这些扩展我在后续项目中都做过效果不错。还有一个方向是把这个系统做成边缘计算节点。热词里提到 arm/fpga 边缘网关思路就是把雷达处理结果通过以太网或者无线模块上传到云端做进一步的数据融合。STM32 这边可以跑轻量级的协议栈比如 LwIP把目标信息打包成 JSON 格式发出去。我个人在实际操作中的体会是雷达项目最难的不是算法而是工程细节。算法书上都有但时钟怎么规划、电源怎么设计、PCB 怎么布局、时序怎么收敛这些才是决定项目成败的关键。我见过太多人算法仿真跑得漂亮一上板子就抓瞎。所以做这类项目一定要有耐心一步步来每个环节都验证到位不要想着一步登天。最后分享一个小技巧雷达板卡调试时先不要接天线用电缆把发射口和接收口直接连起来加衰减器这样能看到一个固定的近距离目标方便验证整个信号链是否正常。等这个链路通了再接天线做外场测试会顺利很多。这个法子帮我省了不少外场来回跑的时间。