电子信息/通信/电气面试：模拟数字电路与时序状态机高频题

简介面向电子信息工程、通信工程、电气类等专业求职者的面试与笔试题目汇编聚焦模拟电路、数字电路及电路基础知识的系统复盘。内容围绕基尔霍夫定理、平板电容、三极管曲线、反馈类型与频率补偿、差分电路与运算放大器、RC高低通滤波器展开并延伸到卡诺图化简、CMOS反相器与门级实现、D触发器与锁存器区别、建立保持时间及静态/动态时序分析等常见考点。资源包仅含1个doc文件大小约102KB便于下载后按题目快速检索和整理笔记。已有1707人学习适合应届生在面试前查漏补缺也可作为电子电气类笔试复习的题目索引与知识点串联材料。1. 电子信息工程、通信工程、电气类面试的真相题像课后题答法完全不是电子信息工程、通信工程、电气类的面试题最容易让人误判的地方是题目看着像课后习题答法却完全不是课后习题。某次校招笔试题里一道「用运放搭一个 10 倍放大器」大半人写对电阻比就停笔面试官追问一句「输入偏置电流往哪走」场面立刻安静。这场面试实际考三层元件级会不会算系统级会不会画工程级知不知道为什么这么选。拿分顺序也很固定——先给结论再给推导最后补一句失效场景能画图就别只写字能说参数就别只说型号。这份试题大全适合电子、通信、电气类应届生也适合工作两三年、基础忘得差不多、临考前想抓重点的人。2. 模拟电路六道从基尔霍夫到差分运放的必答题2.1 基尔霍夫与平板电容别只背结论要说出守恒来源基尔霍夫电流定律常被背成「流入等于流出」面试官更想听的是它背后站着一个电荷守恒把节点看成一个封闭面单位时间流进来的电荷和流出去的一样多电荷不会在节点上堆着。电压定律同理绕回路一圈电位回到原点本质是能量守恒。答这两条时最好顺手补一句适用边界集总参数电路里对任意节点、任意回路都成立含受控源也照用只是列方程时把受控源当成已知量处理。平板电容公式 CεS/4πkd 是高频送分题但追问往往藏在参数里。ε 是极板间介质的介电常数S 是正对面积d 是极板间距k 是静电力常量。想增大容量无非减小 d、增大 S、换高介电常数的介质工程上还要考虑击穿电压和温度系数不能无限压薄。有的教材写成 Cε₀ε_rS/d那是单位制写法不同面试被问到别慌说清 ε 已经含了相对介电常数即可。三极管曲线特性几乎是模拟部分的入场券。输入特性看 U_BE 与 I_B 的关系形状类似二极管正向特性存在死区输出特性看 U_CE 与 I_C分截止区、放大区、饱和区。放大区的条件是发射结正偏、集电结反偏这句话要能脱口而出。面试官常追问「怎么从曲线上判断饱和」答「U_CE 很小、I_C 不再随 I_B 成比例增大」比背「饱和区在左边」有用得多。提示这两道题看着基础实际是考察你能不能把「公式」翻译成「物理过程」。只报公式面试官会默认你只是考前翻了两页书。2.2 反馈四种类型先判断取样再判断比较反馈题的标准错法是张口就背「电压串联、电流并联」却说不清怎么判断。判断分两步看输出端怎么取样看输入端怎么比较。输出端把负载短路反馈信号消失的是电压反馈反馈信号还在的是电流反馈。输入端反馈信号和输入信号接在同一个节点上是并联比较分别接在两个节点上是串联比较。反馈类型输出取样方式输入端比较方式对输入电阻对输出电阻电压串联并联取输出电压串联电压比较增大减小电压并联并联取输出电压并联电流比较减小减小电流串联串联取输出电流串联电压比较增大增大电流并联串联取输出电流并联电流比较减小增大这张表建议按「先输出、后输入」的顺序记因为判断动作本身就是这个顺序。负反馈的优点要答五条降低增益灵敏度、改变输入输出电阻、改善线性与非线性失真、扩展通频带、具有自动调节作用。电压负反馈稳住输出电压电流负反馈稳住输出电流这两句是区分「稳压源」和「稳流源」应用题的钥匙。真遇到「描述反馈电路概念并列举应用」别写成名词解释。可以按四步走先给定义「把输出回路电量送回输入回路」再分正负反馈和四种组态然后说判断方法最后落到应用——稳压电源用电压负反馈恒流源用电流负反馈宽带放大器用负反馈换带宽有源滤波器用反馈控制频率特性。这样答面试官会认为你真的搭过电路而不是只背过章节标题。2.3 差分与运放共模、差模、相位补偿一次讲清差分电路给两个输出 Y 和 Y-问共模分量和差模分量标准答法是共模等于两者之和的一半差模等于两者之差。这两个定义不是文字游戏它决定了后面所有计算共模抑制比、失调、漂移都是围绕这两个量展开的。面试官追问「为什么广泛采用差分结构」要答四条抑制共模干扰、抑制电源和温度带来的漂移、抑制偶次谐波失真、便于直接耦合与级联。只答「抗干扰」三个字分数拿不满。运算放大器部分加法、减法、微分、积分四种电路的原理图必须能默画。反相加法器各路输入经电阻汇到虚地点输出是各路按比例求和再取反减法用差分输入电阻比例配对积分器用电容替换反馈电阻输出与输入积分成比例微分器把电容放到输入端。画完记得补一句「虚短虚断成立的前提是深度负反馈且运放未饱和」这是很多人漏掉的边界条件。相位补偿是拉开差距的题。多级放大器有多个极点负反馈加上附加相移可能让原本的负反馈在中频段变成正反馈于是自激振荡。补偿的思路是把主极点往低频推让增益在附加相移达到 180° 之前先掉到 0dB 以下。常用方法有三种主极点补偿在最低极点并电容简单但牺牲带宽米勒补偿跨接电容利用密勒效应小电容换大效果代价是引入右半平面零点超前补偿用 RC 网络制造零点把相位往上抬。画波特图时要说清两件事幅频曲线以 -20dB/dec 穿过 0dB 线相位裕度留在 45° 到 60° 之间系统才算稳。2.4 真题演练三道模拟题的标准答法第一道用运放组成一个 10 倍放大器。答题先问自己「要反相还是同相」。反相组态增益是 -Rf/R1取 Rf10k、R11k 得到 -10 倍同相组态增益是 1Rf/R1取 Rf9k、R11k 得到 10 倍。说清选型理由要保留相位就同相要低输入阻抗、抗共模干扰就反相。再补三个工程细节——增益带宽积要够10 倍增益下带宽会缩到单位增益带宽的十分之一压摆率要满足输出幅度和频率反相端的偏置电流要有直流通路否则输出会漂到轨。第二道电阻 R 和电容 C 串联输入电压加在 R 和 C 之间输出分别取 C 上电压和 R 上电压判断哪种是高通、哪种是低通。答法是看频率极端情况输出取 C 上电压低频时容抗大、分压大高频时容抗小、输出被压下去所以是低通输出取 R 上电压正好相反是高通。转折频率都是 1/(2πRC)在这个频率上幅值降到 0.707 倍相位分别偏移 -45° 和 45°。面试官如果继续问「RC 远小于信号周期说明什么」答「转折频率远高于信号频率电容近似短路或开路具体看输出取哪个元件」就把话题收回到电路本身。第三道给一个积分电路求输出端某点的上升下降时间。思路是先写输出斜率 dVout/dt -Vin/(RC)输入阶跃幅度为 V 时输出是一条斜线斜率固定。所谓 rise/fall 时间取决于两件事RC 时间常数决定斜线的陡缓运放压摆率决定斜线最快能多陡。若理论斜率超过压摆率实际波形就被压摆率限住斜率变成 SR。答题时把这两个限制都写出来再补一句「输出接近饱和时斜率还会变缓」这道题就从算数变成了电路分析。3. 数字电路与 CMOS时序、触发器、卡诺图三板斧3.1 建立保持时间把 violation 画成一条时间轴建立时间指时钟有效沿到来之前数据必须稳定保持的时间保持时间指时钟有效沿到来之后数据还要继续保持的时间。两个都不满足触发器就进入亚稳态输出既不是 0 也不是 1而且迟迟不收敛。面试时最好边画边讲时钟沿画一条竖线数据窗口画成一个矩形矩形右边界要在时钟沿之前 T_setup 结束左边界要在时钟沿之后 T_hold 才开始。裕量的算法是拿实际到达时间减去要求时间。建立裕量等于时钟周期减去触发器时钟到输出延迟、组合逻辑最大延迟、建立时间和时钟偏斜之和保持裕量等于时钟到输出延迟加组合逻辑最小延迟再减去保持时间和时钟偏斜。这两个式子里最大延迟管建立最小延迟管保持方向千万别搞反。修复手段也分两边建立违例可以降频、插入寄存器打拍、缩短关键路径组合逻辑、调整时钟树保持违例不能靠降频解决只能加延迟单元、改布线、换触发器因为它跟周期无关。竞争与冒险是另一道常考题。组合逻辑里同一个信号经过不同路径到达同一个门延迟不同输出就可能出现毛刺这叫竞争毛刺真的出现在输出端叫冒险。判断方法是看布尔表达式里有没有某个变量同时以原变量和反变量出现比如 A 和 A 同时进一个与门。消除方法有三类代数法加冗余项把表达式改成不会产生毛刺的形式硬件法在输出端加小电容滤波系统法用选通信号避开毛刺窗口或者改用格雷码这类一次只变一位的编码。3.2 卡诺图与门级实现从最小项到与非门数量卡诺图题看着机械实际考的是「圈得对不对、圈得够不够大」。真题给 F(A,B,C,D)Σm(1,3,4,5,10,11,12,13,14,15)先按格雷码排表再找能合并的最大圈。m4、m5、m12、m13 四个格合并得到 BCm10、m11、m14、m15 四个格合并得到 ACm1、m3 两个格合并得到 ABD。于是 F AC BC ABD。圈覆盖最小项化简项圈大小14,5,12,13BC4 格210,11,14,15AC4 格31,3ABD2 格化简结果不唯一面试时把「为什么这么圈」讲出来比报答案重要每个圈要尽量大、圈之间可以重叠、每个最小项至少被覆盖一次。题目若接着问「用最少数量的与非门实现」做法是先把表达式写成与或式再整体两次取反用德摩根律把或变成与非最后用与非门搭反相器。上面这个式子大约需要三个二输入与非门加一个三输入与非门再加若干反相器具体数量取决于允不允许共用反相器。3.3 CMOS 反相器与传输门P 管为什么比 N 管宽CMOS 反相器是数字电路面试的保留节目。标准画法是上拉一个 PMOS、下拉一个 NMOS栅极相连作输入漏极相连作输出。传输特性分五段输入接近 0 时 NMOS 截止、PMOS 线性导通输出高输入升到阈值附近两管同时导通出现一段陡峭的翻转区输入接近电源电压时反过来输出低。每一段都要说清两个管子各工作在截止、线性还是饱和区这是「解释 operation region」类问题的得分点。为什么 PMOS 的宽长比要比 NMOS 大标准答案是空穴迁移率低于电子迁移率大约只有后者的二分之一到三分之一。为了让上升时间和下降时间对称PMOS 的沟道要做得更宽用宽度换迁移率。工程上常见取 2 到 3 倍具体数值看工艺。题目若问「设计一个上升下降时间平衡的反相器P/N 宽长比怎么定」答「按迁移率比值反比设置再留版图面积和寄生电容的余量」比死记一个数字更稳。用 MOS 管搭二输入与非门两个 NMOS 串联下拉两个 PMOS 并联上拉输入分别接一对管的栅极。或非门反过来NMOS 并联、PMOS 串联。为什么标准单元库偏爱与非门而不是或非门原因是或非门的 PMOS 需要串联而 PMOS 本来迁移率就低串联后上升沿更慢所以同样逻辑尽量用与非实现。用二选一 MUX 加一个反相器实现异或思路是把 B 和 B 分别送到 MUX 的两个数据端A 作选择端输出就是 A 异或 BMUX 本身可以用传输门搭传输门的好处是轨到轨摆幅、静态无功耗。至于 YA*BC 这种式子标准做法是用 AOI 复合门一级完成与或再取反比拆成两级门少一级延迟。3.4 真题演练D 触发器二分频与四进制计数二分频是触发器题里出现频率最高的一道。用 D 触发器实现把 Q 接回 D每个时钟上升沿翻转一次输出频率就是输入的一半占空比 50%。Verilog 写法如下。// 二分频输出时钟频率为输入时钟的一半 module clk_div2 ( input wire clk, input wire rst_n, output wire clk_o ); reg q; always (posedge clk or negedge rst_n) begin if (!rst_n) q 1b0; // 异步复位避免上电时输出不定态 else q ~q; // 每个上升沿翻转周期翻倍 end assign clk_o q; // 输出为 50% 占空比的二分频时钟 endmodule这段代码的关键在q ~q和异步复位两处。翻转实现分频复位保证仿真和上电初期没有 X 态。参数上要注意输出是寄存器输出会有一个时钟到输出的延迟如果拿去驱动另一时钟域它不是门控时钟而是分频时钟跨域时仍要按异步时钟处理。面试官若追问「三分频怎么写」答「用计数器数三个状态或者用上升沿下降沿各取一次再组合」不要硬套二分频的翻转写法。四进制计数器用两个触发器状态 00、01、10、11 循环计到 11 后回 00。写法上可以用计数器加比较也可以直接写状态机。面试时更稳的答法是给「模板」一个 always 块管状态寄存器一个 always 块管次态组合逻辑一个 always 块管输出这三段式能同时应付计数器和状态机面试官一看就知道你写过可综合的代码。16 分频需要几个触发器这种题答案是 4 个因为 2 的 4 次方等于 16问的是触发器数量不是门数量别答成计数器位宽以外的东西。4. 时序与状态机从时钟不等式到序列检测4.1 最大时钟周期的不等式怎么列时序题给一堆参数——时钟周期 T、前级触发器建立时间、组合逻辑最大最小延迟、后级触发器建立保持时间——问后级触发器要满足什么条件。标准列法是分两条路径。数据到达路径前级时钟沿之后数据经过时钟到输出延迟和组合逻辑最大延迟到达后级必须在后级下一个时钟沿之前 T_setup 时间稳定于是 T ≥ T_co T_logic_max T_setup T_skew。数据保持路径同一个时钟沿之后新数据不能来得太快把后级本来该锁存的旧数据冲掉于是 T_co T_logic_min ≥ T_hold T_skew。代入真题时钟周期为 T前级触发器建立时间最大 T1max、最小 T1min组合逻辑最大延迟 T2max、最小 T2min问后级触发器建立时间 T3 和保持时间 T4 应满足什么。建立条件写成 T3 ≤ T - T2max忽略时钟到输出延迟和偏斜时保持条件写成 T4 ≤ T2min。答题时补一句「实际工程里还要加上时钟到输出延迟和时钟偏斜题目没给就按理想情况处理」既显得严谨又不会因为漏项被判错。这道题最容易被扣分的地方不是公式而是没有说明「最大延迟管建立、最小延迟管保持」。面试官听到「建立看最慢、保持看最快」这句话基本就确认你理解了两条路径的物理含义。再进一步可以提一句「建立违例可以降频保持违例降频没用」这是从笔试答案走向工程判断的分水岭。4.2 分频、计数、Johnson Counter 的模板分频题按「偶数分频、奇数分频、小数分频」分三类。偶数分频最简单数到 N/2 减一翻转一次输出占空比 50%。奇数分频要占空比 50% 就得上上升沿和下降沿两个计数器分别产生两个相位差半个周期的波形再或起来。小数分频一般用累加器或双模前置分频面试问到的概率不高但能说出「用相位累加器控制分频比」会加分。计数器题要分清「同步清零」和「异步清零」。同步清零在时钟沿生效综合出来是带使能的标准触发器异步清零不受时钟控制复位一释放就可能引入恢复/移除时间问题。7 进制计数器用三个触发器计到 6 时给清零或置数信号15 进制用四个触发器计到 14 回零。写答案时把状态表列出来比只写代码更能让面试官确认你没数错。Johnson Counter 是「扭环计数器」N 个触发器首尾相接最后一级取反后送回第一级状态数是 2N。N5 时共 10 个状态比二进制计数器省译码逻辑输出每次只变一位天然适合做低毛刺的时序控制。题目若问「实现 N 位 Johnson CounterN5」答「5 个 D 触发器串联末级 Q 接回第一级 D复位时置初值 00000然后每个时钟移一位」再补一句「必须保证初值不在非法状态否则会锁死在循环外」这是很多人漏掉的初始化问题。4.3 序列检测状态机10010 与 101101 的差别在重叠序列检测是状态机题的常客考法有两种检测固定串、检测带重叠的串。以检测 101101 为例状态定义按「已匹配的最长前缀」来S0 什么都没匹配S1 匹配了 1S2 匹配了 10S3 匹配了 101S4 匹配了 1011S5 匹配了 10110。每来一位根据当前状态和输入决定下一个状态能续上就往前推进接不上就回退到「当前串的最长后缀且是模式前缀」的那个状态。最容易翻车的一步在 S5已经检测到 10110再输入 1完整模式 101101 出现下一个状态该去哪很多人顺手回到 S1理由是「重新开始找 1」。但重叠检测要求利用已匹配的部分101101 的后缀 101 正好是模式前缀所以应该回到 S3而不是 S1。这一处就是面试官判断你是背状态图还是真推过转移表的依据。// 检测串行输入中的 101101允许重叠Moore 输出 module seq_det ( input wire clk, input wire rst_n, input wire din, output wire dout ); localparam S0 3d0, S1 3d1, S2 3d2, S3 3d3, S4 3d4, S5 3d5; reg [2:0] state, nstate; // 第一段状态寄存器异步复位到 S0 always (posedge clk or negedge rst_n) begin if (!rst_n) state S0; else state nstate; end // 第二段次态组合逻辑按最长前缀回退 always (*) begin case (state) S0: nstate din ? S1 : S0; S1: nstate din ? S1 : S2; // 11 的后缀 1 仍是前缀 S2: nstate din ? S3 : S0; S3: nstate din ? S4 : S2; // 1010 的后缀 10 是前缀 S4: nstate din ? S1 : S5; // 10111 的后缀 1 是前缀 S5: nstate din ? S3 : S0; // 关键101101 的后缀 101 是前缀 default: nstate S0; endcase end // 第三段Moore 输出处于 S5 时输出 1 assign dout (state S5); endmodule这段代码有三处值得讲。状态用localparam编码综合后是定值不占额外资源次态用组合逻辑always (*)敏感列表用*避免漏信号输出用assign做组合译码输出只跟当前状态有关属于 Moore 型毛刺比 Mealy 少一拍但会晚一个周期。若题目要求 Mealy 型输出把输出条件改成「当前状态加输入」即可代价是输出可能带毛刺。检测 10010 的思路完全一样只是回退关系不同。10010 检测到完整模式后后缀 10 是模式前缀所以回到「已匹配 10」的状态。面试时与其背两张状态图不如掌握这个方法把模式写在纸上每次匹配失败就找「当前串的最长后缀且这个后缀同时是模式的前缀」这个长度就是回退目标。4.4 真题演练卖报机与交通灯的 FSM 答法卖报机题报纸 5 分投入 1 分、2 分、5 分硬币画状态机并写 Verilog。状态按「已投入金额」定义最直观S0 为 0 分S1 为 1 分S2 为 2 分S3 为 3 分S4 为 4 分。每来一枚硬币当前金额加面值达到或超过 5 分就出报并找零然后回到 S0。这样定义的好处是状态数少、找零逻辑清楚坏处是 5 分硬币直接触发需要单独处理。当前状态投入 1 分投入 2 分投入 5 分S00 分S1S2出报找零 0S11 分S2S3出报找零 1S22 分S3S4出报找零 2S33 分S4出报找零 0出报找零 3S44 分出报找零 0出报找零 1出报找零 4写代码时按三段式来状态转移用 case输出单独一个 always 块出报信号做成单周期脉冲避免连续出报。交通灯题思路类似只是状态按「主干道绿、主干道黄、支路绿、支路黄」四个状态循环每个状态带一个计时器计时到了就跳转。面试官爱追问「黄灯能不能省略」答「不能黄灯是清空路口的时间省略会带来冲突」这是把课本知识和实际交规接上的答法。5. 易错点五个最容易翻车的送分题5.1 把 latch 和 flip-flop 当成一回事错在哪被问到「latch 与 flip-flop 的区别」答「一个是锁存器一个是触发器差不多」。为什么错latch 是电平敏感使能有效期间输出跟着输入变flip-flop 是边沿触发只在时钟沿采样。行为级代码里如果if没写全else综合工具就会推成 latch这是实际工程里的常见坑。怎么答对先讲敏感方式再讲行为级 latch 怎么产生最后补一句「现在多用寄存器因为边沿触发时序可分析、抗毛刺latch 只在低功耗门控时钟等场景用」。5.2 阻塞赋值和非阻塞赋值混着写错在哪时序逻辑里写q d组合逻辑里写y a b仿真看着对综合后行为不一致。为什么错阻塞赋值按顺序立即生效非阻塞赋值在时间步末尾统一更新时序逻辑用阻塞赋值会让多个寄存器出现竞争仿真和综合对不上。怎么答对记一条硬规则——时序逻辑用组合逻辑用同一个 always 块里不混用再补一句「测试平台里给激励可以用阻塞设计代码里不要」。5.3 线与逻辑说成「把两个输出直接接一起」错在哪答「两个门输出并联就是线与」。为什么错普通 CMOS 推挽输出直接并联一个输出高一个输出低时会形成低阻通路灌电流过大可能烧坏器件。怎么答对线与必须用 OC 门或 OD 门输出端加上拉电阻靠「谁拉低谁生效」实现与逻辑再补一句「现在很多器件用三态门加总线仲裁替代避免上拉电阻的功耗和速度问题」。5.4 setup 和 hold 的裕量方向搞反错在哪算建立裕量时用组合逻辑最小延迟算保持裕量时用最大延迟。为什么错建立看的是数据最晚什么时候到所以用最大延迟保持看的是数据最早什么时候到所以用最小延迟。怎么答对画时间轴把「最晚到达」和「最早到达」两条路径分别标出来再套公式补一句「降频只能救建立救不了保持」面试官立刻知道你做过时序收敛。5.5 SRAM、DRAM、Flash 的区别只答「速度不同」错在哪把三类存储器答成速度、容量、价格的排序。为什么错面试官问的是存储机理。SRAM 用六个晶体管锁存不需要刷新速度快、面积大、成本高DRAM 用一个晶体管加一个电容靠电荷存储需要周期性刷新密度高、便宜Flash 用浮栅存电荷非易失写之前要擦除寿命有限。怎么答对按「存储单元结构、是否易失、是否刷新、读写粒度」四个维度列清楚再补一句「所以 SRAM 做缓存DRAM 做主存Flash 做固化存储」。6. 答题技巧把「我会」变成「面试官信」的四步白板上答题顺序比知识更影响观感。我习惯走四步先用一句话定边界说清这题考哪一层再给结论公式、电路或状态图先摆出来然后补推导说明每个参数从哪来最后说失效场景什么条件下这个答案不成立。四步走完哪怕中间算错一个数面试官也能看出你的思路是完整的。题型第一句说什么必须补的一句模拟计算先判断组态或反馈类型增益带宽积、压摆率够不够时序分析先分建立路径和保持路径降频救建立不救保持状态机先定义状态含义重叠检测时后缀怎么回退工艺器件先给结构和机理闩锁、寄生、版图上的代价主观题先给一个具体项目片段你负责哪一部分、结果怎么衡量押题方向按出现频率排模拟部分盯基尔霍夫、反馈四类型、差分共模差模、运放四种运算、相位补偿数字部分盯 setup/hold、竞争冒险、卡诺图化简、CMOS 反相器与传输门、触发器分频计数时序部分盯最大时钟不等式、序列检测、售货机与交通灯工艺部分盯闩锁效应、阱与衬底连接、掺杂方式单片机与计算机原理盯中断过程、总线、Cache、串行同步异步差异信号与系统盯采样定理、傅里叶级数、拉氏变换与 Z 变换的关系软件部分盯排序、递归、指针、进程状态。主观题不要背模板准备一个能讲三分钟的项目把「我做了什么、遇到什么问题、怎么定位、最后指标是多少」说清楚。血泪经验是越是被问得顺的题越要主动补一句边界条件因为面试官正等你踩坑。从那以后我每次答完电路题都强制走一遍「结论、推导、失效场景」这三步哪怕题目只问一句「这是什么电路」。希望帮到你。本文还有配套的精品资源点击获取