DSP与FPGA的EMIF16联调：时序配置、地址映射与读写验证

简介《DSP与FPGA通过EMIF接口通信》是一份面向嵌入式硬件与信号处理开发者的技术文档聚焦DSP如何借助外部存储器接口与FPGA完成数据交互适合需要理解总线配置、片选映射及读写时序的初中级工程人员参考。压缩包内共1个docx文件约597KB篇幅集中便于按主题查阅。内容围绕EMIF接口概念、寄存器配置、DSP与FPGA通信流程、接口初始化、地址分配和片选信号展开并结合TMS320C6713平台说明位宽、读写保持时间及NOR/ASRAM等工作模式的选择思路对DDR3初始化、数据搬运和cmd地址划分也有涉及可帮助读者建立从接口配置到实际传输的完整认识并作为调试时的排错参考。目前已有8329人学习。1. 从「能写不能读」的板子说起DSP 与 FPGA 的 EMIF 通道板子第一次上电DSP 写 FPGA 的寄存器一切正常读回来却是清一色的 0xFFFF示波器上片选有波形、写使能也有数据线却像没接上。这种情形在 C6000 加 FPGA 的板子上出现得频繁。DSP 与 FPGA 通过 EMIF 接口通信本质是把 FPGA 当成一片挂在总线上的异步存储器地址、数据、片选、读写选通全由 EMIF 控制器自动产生软件只要往一个地址赋值。省事可位宽差一位、片选差一个、时序差几个 ECLKOUT 周期表现都是同一句「能写不能读」。这套环境适合手上有 TMS320C6713 或同系列 C6000 板子、要让 FPGA 当协处理器或高速数据通道的人。下面按我装过一遍的顺序走例程落地、EMIF16 配置、地址映射、翻车记录最后是验证。2. 环境搭建CCS 工程与 K1_STK_v1.1 例程落地这套联调环境不用虚拟机、不做交叉编译全在 CCS 里完成。真正要装的东西五样缺一样就是编译过不去或者下载后无法正常运行。最冤的一次是把例程解压到带空格的目录编译脚本里的路径被截断报了一屏找不到头文件的错查了两个小时才发现是路径问题——这种错没有任何提示价值只能靠事前规避。2.1 五件套清单少装一个都编不过先把组件和版本基准列清楚别一边装一边猜。组件版本 / 来源基准作用缺了会怎样CCSCode Composer Studio必须带 C6000 器件支持编译、下载、看 memory 窗口新建工程时选不到芯片型号器件支持包 / 芯片支持库与 CCS 同批次安装提供 emif16_cfg、EMIF16_setConfig报 undefined symbol仿真器驱动与手上仿真器型号对应连目标板connect 时扫不到 targetK1_STK_v1.1 例程包本文这套例程就指它emif 目录里的时钟与 EMIF 初始化参数只能凭空猜sprugz3a.pdfEMIF16 寄存器手册校验时序参数、位宽、模式改了参数不知道对不对例程是 K1_STK_v1.1 那一版工程文件年代偏早新版 CCS 导入时会提示编译器版本与工程不一致。按提示切到当前工具链重新编译即可不要看到红叉就把工程删了重建——重建之后 include 路径全丢更麻烦。器件型号在工程属性里务必核一遍TMS320C6713 和其它 C6000 型号的 EMIF 寄存器排布并不完全一样型号选错能编译过、能下载但寄存器写进去像石沉大海。还有一条几乎没人写在文档里workspace 和例程包一定要放在纯英文、无空格、层级浅的路径下。我一般固定放/opt/work/Windows 下就是D:\work\不要用「桌面」「新建文件夹(2)」这种。2.2 把 workspace 指到例程根目录先跑通编译例程给出的做法很直接把 CCS 的 workspace 设置成 K1_STK_v1.1 所在路径再打开 emif 文件夹里的工程。原因在于那批例程的头文件引用大多是相对 workspace 的路径换个 workspace 它就找不到头文件报错信息还指向一个不存在的绝对路径。# 解压后先确认目录结构别急着开 CCS cd /opt/work/K1_STK_v1.1 ls # emif/ 时钟初始化 EMIF 初始化本次要用的就是它 # gel/ 调试用的 GEL 脚本 # 其它外设目录本次不用管 # 确认 emif 目录下两份初始化源文件都在 ls emif # 全路径不能含中文和空格编译脚本对空格极其敏感 realpath .上面这段不是形式主义。第一步ls是确认解压完整有些压缩包在 Windows 上解压会丢一层目录第二步确认 emif 目录里时钟和 EMIF 两份初始化都在缺一份后面就得自己补第三步打印绝对路径肉眼扫一遍有没有空格和中文。三步加起来不到十秒能省掉后面半小时的迷惑。CCS 里的操作对应三步File Switch Workspace指到/opt/work/K1_STK_v1.1Project Import CCS Projects选中 emif 目录导入后右键工程看 Properties确认器件型号和 include 路径。第一次编译只验证工具链通不通不接板子能出 .out 文件就算这一步过了。2.3 时钟初始化必须排在 EMIF 初始化之前例程的 emif 文件夹里同时放了时钟初始化和 EMIF 初始化顺序绝对不能反。EMIF 的所有时序参数单位都是 ECLKOUT 周期而 ECLKOUT 是从外部 ECLKIN 经内部 PLL 倍频出来的。PLL 没锁定、ECLKOUT 没起振的时候写 EMIF 寄存器值能写进去但换算出来的实际时间是错的而且错得很隐蔽。/* main 里的调用顺序按这个次序来 */ int main(void) { board_init(); /* 板级DDR3、PLL、引脚复用最先做 */ clk_init(); /* 时钟等 PLL 锁定确认 ECLKOUT 起振 */ emif_init(); /* EMIF16所有时序参数以 ECLKOUT 周期为单位 */ ddr3_init(); /* 外部 DDR3 初始化数据缓存在这里面 */ /* 之后才是业务代码 */ return 0; }clk_init()和emif_init()都不是我编的名字是例程里就有的两份初始化直接把调用顺序抄过来即可。关键是clk_init()之后要有一段等待 PLL 锁定的延时例程里通常写成一个空转循环或者查锁定位别嫌它丑。这里有个我强烈建议加的动作ECLKOUT 起振后用示波器在 ECLKOUT 引脚上量一次频率记下来。第 3.3 节算时序要用这个数很多人图省事直接按标称值算量出来差个几兆后面时序余量全是虚的。这块属于典型的玄学——数字都对就是不稳。2.4 建 target configuration 并连上板子下载之前还得有一个 target configuration 文件选仿真器型号和目标芯片保存后Test Connection。连接失败的常见原因就三个仿真器驱动没装对、板子没上电、复位方式选错。这三种我都遇到过其中复位方式选错最折磨人——能连上一下载就断开。连上之后先别急着跑业务代码加载一个空工程单步走一遍看 PC 能不能正常跑、memory 窗口能不能读到片内 RAM 的已知值。这一步过了说明下载链路是通的后面出问题就只可能是 EMIF 配置或者 FPGA 侧的事排查范围一下缩小一半。3. EMIF16 初始化位宽、模式和那串时序数字EMIF 之所以好用是因为它把 SRAM、Flash、DDR 那一堆读写接口信号合并成一套软件配寄存器就能让它呈现成对应存储器的接口形式。异步模式下真正要动的就几项CE 对应的数据位宽、工作模式、选通方式、wait 策略以及 setup/strobe/hold 这几段周期数。地址、数据、片选、字节使能由硬件自动产生软件不用管。3.1 emif16_cfg 逐字段拆哪些必须改哪些别动配置代码本身不长难的是知道每个字段为什么要取这个值。/* EMIF16 初始化字段与例程 emif 目录下的初始化函数一致 */ EMIF16_Config emif16_cfg; EMIF16_getConfig(emif16_cfg); /* 先取默认值别整块清零 */ emif16_cfg.maxWait 0x80; /* 硬件 wait 的最大等待计数 */ emif16_cfg.wait0Polarity EMIF_LOW_WAIT;/* WAIT0 低有效 */ emif16_cfg.wait1Polarity EMIF_LOW_WAIT;/* WAIT1 低有效 */ emif16_cfg.ceCfg[0]-busWidth EMIF_BUS_16BIT; /* 数据线 16 位 */ emif16_cfg.ceCfg[0]-opMode NOR_ASRAM_MODE; /* FPGA 按异步 SRAM 挂 */ emif16_cfg.ceCfg[0]-strobeMode SS_STROBE; /* 片选选通方式 */ emif16_cfg.ceCfg[0]-waitMode EMIF_WAIT_NONE; /* 先不用硬件 wait */ /* 时序单位是 ECLKOUT 周期寄存器实际周期一般是「值 1」 */ emif16_cfg.ceCfg[0]-wrSetup 15; emif16_cfg.ceCfg[0]-wrStrobe 63; emif16_cfg.ceCfg[0]-wrHold 7; emif16_cfg.ceCfg[0]-rdSetup 15; emif16_cfg.ceCfg[0]-rdStrobe 63; emif16_cfg.ceCfg[0]-rdHold 7; emif16_cfg.ceCfg[0]-turnAroundCycles 3; /* 读写方向切换的空转周期 */ emif16_cfg.ceCfg[0]-nor_pg_Cfg NULL; /* NOR 页模式不用置空 */ EMIF16_setConfig(emif16_cfg); /* 真正写寄存器 */逐项拆一下取舍字段取值含义什么时候要改busWidthEMIF_BUS_16BIT每个地址承载 16 位FPGA 侧只接 8 根数据线时改成 8 位opModeNOR_ASRAM_MODE异步 SRAM / NOR 时序接 NAND Flash 才换 NAND 模式strobeModeSS_STROBE用片选作为选通换成其它选通方式会影响时序基准waitModeEMIF_WAIT_NONE不使用硬件等待FPGA 还没做 wait 逻辑时必须保持 NONEmaxWait0x80wait 最大计数只有开了 wait 模式才有意义turnAroundCycles3读写切换空转总线负载重、FPGA 侧切换慢时加大nor_pg_CfgNULLNOR 页模式配置不用页模式就别碰ceCfg[0]对应你硬件上实际用的那个片选例程里默认配的是第一个使能的 CE。硬件连线定死了 DSP 的哪根 CE 接到 FPGA这条信息只能从原理图上拿猜不出来。配置代码里的数组下标必须和原理图对上否则你配的是 CS2、实际写的是 CS4波形上啥都看不到。3.2 位宽 8 位还是 16 位决定后面地址怎么挪位宽是这套配置里影响面最大的一个参数它同时决定三件事地址线接几根、字节使能怎么用、FPGA 侧地址要不要移位。选 16 位的情况FPGA 侧数据通路本来就是 16 位或更宽一次传输两个字节带宽利用率高。代价是地址线少接一根而且 DSP 发出的地址在 16 位模式下每个地址代表 2 个字节FPGA 内部如果按字节索引寄存器就必须做移位这一条后面 4.4 节展开。选 8 位的情况FPGA 侧逻辑资源紧张、只需要传命令字或者小数据量8 位接线最简单一个地址一个字节地址线一一对应不用换算。缺点是传大数据块的时候带宽直接腰斩。模式上FPGA 只可能是NOR_ASRAM_MODE。NAND 模式有自己的一套命令/地址/数据复用时序FPGA 不是 NAND硬套 NAND 模式会出现命令周期和数据周期错位读回来的值毫无规律。这条别试试了就是浪费一晚上。3.3 时序参数反算setup / strobe / hold 落在多少纳秒寄存器里写的是周期数板子上跑的是纳秒中间差一个 ECLKOUT。写完之后一定要反算一遍确认 FPGA 侧能接住。# 按 ECLKOUT 反算异步接口的实际时间确认 FPGA 侧能对上 F_ECLK 100e6 # ECLKOUT 频率填第 2.3 节实测的那个值别照抄 T 1.0 / F_ECLK def cyc(n): 寄存器值 - 实际周期数异步接口一般是 n 1以手册为准 return n 1 wr_setup cyc(15) # 写建立 wr_strobe cyc(63) # 写选通 wr_hold cyc(7) # 写保持 turn 3 # 读写切换 print(f1 个 ECLKOUT {T*1e9:.2f} ns) print(f写建立 {wr_setup*T*1e9:.1f} ns) print(f写选通 {wr_strobe*T*1e9:.1f} ns - 这决定 FPGA 能拿到多宽的写脉冲) print(f写保持 {wr_hold*T*1e9:.1f} ns) print(f单次写事务约 {(wr_setupwr_strobewr_hold)*T*1e9:.1f} ns) print(f读写切换额外 {turn*T*1e9:.1f} ns)这段脚本的输出里最该盯的是「写选通」那一行。FPGA 侧是靠检测写使能的下降沿来采样数据的写选通的实际宽度决定了 FPGA 内部的组合逻辑有没有时间把数据打进去。宽度不够的典型症状是DSP 端看波形一切正常FPGA 内部寄存器偶尔抓到上一笔数据出错率跟温度、跟相邻代码都有关系非常难查。cyc()里那个1是这类异步接口的常见规则具体以 sprugz3a.pdf 里对应字段的描述为准不同字段的规则未必一致。我一般会把手册里那几个寄存器的位定义截图贴在工程目录里改参数前先看一眼省得凭记忆写错。时序配完的策略是先保守后收紧。第一次跑通时把 strobe 拉到偏大比如上面这个 63确认数据全对之后再一格一格往下压压到开始出错就回退两格。这样既知道能跑多快也知道余量边界在哪。反过来先配紧再放松你永远不知道当前这组参数离崩溃有多远。4. 地址映射与数据对齐.cmd、片选指针和 load memory配置对了、时序也够了还是可能读不到数——问题往往出在地址上。DSP 这一侧看地址是「空间」FPGA 那一侧看地址是「偏移」中间还夹着一个位宽换算。这三层对不齐波形上什么毛病都看不出来。4.1 .cmd 里的四个 64MB 窗口与片选链接命令文件里给 EMIF16 划了四个窗口每个 64MB对应四根片选。这段内容不要改动地址改了链接能过、跑起来却写不到 FPGA 上。MEMORY { LOCAL_L2_SRAM : o 0x00800000 l 0x00080000 /* 512KB 片内 L2 */ LOCAL_L1P_SRAM : o 0x00E00000 l 0x00008000 /* 32KB L1P */ LOCAL_L1D_SRAM : o 0x00F00000 l 0x00008000 /* 32KB L1D */ SHRAM : o 0x0C000000 l 0x00400000 /* 4MB 多核共享内存 */ EMIF16_CS2 : o 0x70000000 l 0x04000000 /* 64MB EMIF16 CS2 */ EMIF16_CS3 : o 0x74000000 l 0x04000000 /* 64MB EMIF16 CS3 */ EMIF16_CS4 : o 0x78000000 l 0x04000000 /* 64MB EMIF16 CS4 */ EMIF16_CS5 : o 0x7C000000 l 0x04000000 /* 64MB EMIF16 CS5 */ DDR3 : o 0x80000000 l 0x80000000 /* 2GB 外部 DDR3 */ }段名起始地址长度对应片选EMIF16_CS20x700000000x0400000064MBCS2EMIF16_CS30x740000000x0400000064MBCS3EMIF16_CS40x780000000x0400000064MBCS4EMIF16_CS50x7C0000000x0400000064MBCS5这里要分清两件事.cmd只是把地址窗口留出来让链接器知道有这么一块空间真正决定拉哪根片选的是硬件连线加上你访问的地址落在哪个窗口。地址落在 0x78000000 到 0x7BFFFFFF 之间硬件就拉 CS4这是地址译码器干的活软件没法通过改.cmd改变它。所以原理图上 FPGA 接的是哪根 CE代码里就只能用那个窗口写错窗口 对着空气读写。4.2 指针赋值就是一次总线事务异步接口用起来最舒服的地方一次写操作就一行。/* CS4 窗口基址 0x78000000FPGA 内部寄存器偏移 0x2E16 位宽访问 */ #define FPGA_CS4_BASE 0x78000000u #define FPGA_REG_CTRL 0x2Eu *(volatile unsigned short *)(FPGA_CS4_BASE FPGA_REG_CTRL) 0x0001;这行的执行过程值得拆开看编译器生成一条 16 位 store 指令EMIF 控制器发现地址落在 CS4 窗口拉低 CS4 片选按 3.1 配好的时序依次输出地址、拉低写使能、送出 0x0001、保持、释放。整个过程软件一次循环都没参与全部硬件完成。volatile不能省。省了之后编译器看到你连着写同一个地址可能把前一次优化掉或者读回一个变量时直接从寄存器取值根本不去总线上读。这类 bug 的表现是「单步调试正常、全速运行不对」最消耗排查时间。unsigned short对应 16 位访问位宽改了它也得跟着改。8 位位宽用unsigned char32 位位宽用unsigned int。用错了不会报编译错只会产生两次总线事务或者只写一半症状是数据被截断。偏移 0x2E 是 FPGA 内部的寄存器地址只有 FPGA 那一侧的译码逻辑知道它代表什么务必和 FPGA 工程师对一遍表。同一个偏移在 DSP 代码里写一个值、在 FPGA 逻辑里译成另一个寄存器这种对不上的情况很常见。4.3 load memory 的文本格式与大小端排列调数据通路的时候经常要从文件往 DDR3 里灌一批测试数据。load memory 用的文本文件首行是格式声明后面跟首地址、长度和数据形如1651 9 80000000 0 A200 4 00010203 04050607 08090A0B首行里的80000000是首地址DDR3 窗口起点后面的字段是格式标识和数据长度具体位含义按 CCS 帮助里的说明对。第二行开始是数据本体按 32 位一组写。麻烦在显示上。DSP 的 DDR3 按 32 位存储时内容是00010203 04050607 08090A0B把 CCS 的 memory 窗口切成 16 位显示看到的是0203 0001 0607 0405。这不是数据被改了是小端排列一个 32 位值0x00010203在内存里低字节在前低地址放0x0203下一个地址放0x0001。32 位视角的地址32 位数据16 位视角的地址16 位数据0x800000000x000102030x800000000x02030x800000040x040506070x800000020x00010x800000080x08090A0B0x800000040x0607表里第三行对应的就是那个让人困惑的现象明明是 0x04050607 里的0x0405却出现在 0x80000004 这个地址上。本质原因是两种显示宽度的地址步进不一样——16 位显示时每个地址走 2 字节32 位显示时走 4 字节两个视角混着看必然对不上。判断数据对不对就统一在一个视角里看要么全程 32 位 hex要么全程 16 位不要一半一半。我在验证数据通路时固定用一组图样0x0001、0x0203、0x0405、0xAA55、0x55AA。这几个值高低字节明显、位模式互补大小端搞反、字节错位、位宽配错一眼就能看出来。用递增序列1、2、3、4反而不好判断因为错位之后看着还是递增的。4.4 FPGA 侧读写使能边沿提取与地址移位DSP 这一侧配完事情只做了一半。FPGA 那侧必须能把 EMIF 的选通信号翻译成一个干净的单周期使能否则数据什么时候有效全靠猜。// 用 EMIF 的时钟域采样读写选通打一拍用于边沿判断 always (posedge dsp_emif_clk) begin dsp_emif_wen_t1 dsp_emif_wen; // 写使能打一拍 dsp_emif_oen_t1 dsp_emif_oen; // 读使能打一拍 end // 写有效写使能出现下降沿且片选命中本 CE assign wstb_o (dsp_emif_wen_t1 1b1 dsp_emif_wen 1b0 emif_ce_n 2b01) ? 1b1 : 1b0; // 读有效读使能出现下降沿且片选命中本 CE assign rstb_o (dsp_emif_oen_t1 1b1 dsp_emif_oen 1b0 emif_ce_n 2b01) ? 1b1 : 1b0;三个细节必须同时满足缺一个就抓不到正确时序。第一边沿判断要用同一时钟域下的前后两拍dsp_emif_clk就用 ECLKOUT别拿 FPGA 本地晶振去采样跨时钟域采样出来的是毛刺不是边沿。第二片选条件不能省。总线上可能挂着多个设备只看写使能会把别人的事务也当成本文还有配套的精品资源点击获取