MAX1968/MAX1969中文资料：TEC驱动引脚与电流环调试

简介面向热电制冷与珀尔帖TEC模块驱动设计的学习者及硬件工程师这份MAX1968/MAX1969中文资料聚焦两款TEC功率驱动器的引脚定义、电流控制与监测方法可用于快速理解芯片在热管理系统中的工作方式。压缩包仅含1个doc文件大小约36KB篇幅精炼适合作为数据手册的中文辅助阅读材料。资料逐项说明VDD、CTLI、REF、ITEC、OS1/OS2、CS、SHDN及LX、PVDD、PGND等引脚功能并给出ITEC(VCTLI-1.50)/(10×RSENSE)等关键计算关系同时涉及开关频率选择、基准电压旁路、电流检测电阻与低功耗关断等设计要点。已有356人学习便于读者结合英文原版手册核对电流控制、电压监测和电源去耦细节快速建立珀尔帖驱动电路的分析框架也可为温度控制与热管理方案选型提供参考。1. 一份引脚表背后MAX1968/MAX1969 中文资料能解决什么做半导体制冷台的板子最难的一步通常不是画原理图而是把 MAX1968/MAX1969 这颗 TEC 驱动器的二十多个引脚逐个对应起来——原始手册全是英文缩写CTLI 该加多少伏、RSENSE 取多大、MAXIP 和 MAXIN 为什么在 MAX1969 上必须短接这些疑问一旦落到调试台上代价往往就是烧器件。这份 MAX1968/MAX1969 中文资料把每个引脚的功能、电压关系、默认接法和公式逐条译成中文公式原样保留没有删减。它解决的其实早就超出“看懂”核心是“照着连能出电流”。适合正在做 TEC 温控、激光器恒温、高低温测试台的硬件工程师也适合第一次用这两颗片子、手里没有差分探头的新手。2. 把二十多个引脚读成一张电路图电源、地、电感的三段式结构拿到一份引脚说明第一反应往往是从上往下读但真正省时间的读法是先按“电源域—功率级—采样”把引脚分组再看组内哪些必须连在一起。这样分组之后你会发现这颗芯片的拓扑其实很规整左边是控制和基准右边是两路同步整流的半桥中间夹着电流采样和限流设定。2.1 PVDD 与 VDD 必须同电位这条约束决定了整个供电架构资料里对 PVDD118、20 脚和 PVDD29、11 脚写得很直白必须与 VDD 同电压并且所有 PVDD 引脚要在 VDD 电源层上连在一起。这句话看着不起眼实际是最容易被忽略的硬性约束。很多人的直觉是“PVDD 是功率电源VDD 是模拟电源功率电源当然要给高一点”。这颗芯片不是这样设计的。它的功率级是同步整流的半桥驱动和功率共用同一电源域一旦把 PVDD 抬到比 VDD 高内部驱动电平就会错位轻则效率下降、某一路输出吃亏重则上下管直通。血泪经验是先按“同电位”把电源层画出来再考虑其他。具体做法有三条第一VDD 和 PVDD 之间不要串磁珠做所谓“隔离”两者必须同层同电位第二PVDD1 和 PVDD2 各有一组旁路电容建议按每引脚一个 10μF 陶瓷加一个 0.1μF 的组合就近放置不要几个引脚共用一颗大电容第三电源入口处留一个 0.1Ω 的跳线位调试时可以串进去量整机电流但要清楚这会给电源层引入压差出报告前必须短接回去。供电电压的取值在资料里没有给出绝对值那就以你手上的完整版手册和 TEC 参数倒推最大 TEC 电压受 4×VMAXV 和电源电压的双重限制谁小取谁。这一点在第 3 章讲 MAXV 时还会展开。2.2 LX 与 PGND两路同步半桥怎么拼出双向电流LX119、21、23 脚和 LX26、8、10 脚是内部同步整流半桥的开关节点每个功能都并列了 3 个引脚纯粹是为了载流和压低寄生电感不是让你接三颗电感。资料要求所有 LX1 连在一起所有 LX2 连在一起。对 TEC 这种需要双向电流的负载来说两路半桥的作用是让电流能正反两个方向流动——正向制冷、反向加热靠 CTLI 相对 1.50V 的偏移决定方向。所以电感不是“一个储能元件”那么简单它是两边轮流灌电流的通道。电感取值直接决定纹波和环路这部分放到第 4 章。PGND122、24 脚和 PGND25、7 脚是同步整流器的地回流端资料明确要求“在功率地平面连接所有 PGND 引脚”。这句话的重点在“平面”二字不要用一根细线把几个 PGND 串起来回单点那样回路电感太大开关瞬间的地弹会把 CS 采样的差分信号淹没。正确做法是铺一整块功率地铜皮让每个 PGND 引脚各打两个过孔直接下地回流路径越短越好。有一个细节值得单独讲LX 节点是整块板子上 dv/dt 最高的地方走线面积要小、要短、要远离 CS/OS1 的差分对。我一般会把 LX 的铜皮控制在刚好满足载流的宽度不做大面积铺铜宁可让它看起来“瘦”一点。2.3 三处短接MAX1968 与 MAX1969 的接法差异这两颗片子的引脚是一套封装、两种配置最省事的记忆方式是记住 MAX1969 上的三处短接其他全部照 MAX1968 画。资料原文写得很清楚引脚MAX1968 接法MAX1969 接法LX1 / LX2分别接各自电感所有 LX1 与 LX2 引脚并联OS214 脚接 TEC 另一侧做差分检测直接接 GNDMAXIN26 脚单独分压设定负向限流与 MAXIP 短接这三处其实是一件事的三个面MAX1969 把两路半桥并成一路用所以开关节点要短接差分检测的另一端失去意义所以 OS2 接地正负限流不再独立可调所以 MAXIN 跟 MAXIP 绑在一起。翻车案例有人在 MAX1969 上只短接了 LX1/LX2忘了 OS2 接地结果电流能出、但方向一切换就失锁查了两天才发现是差分检测的另一端在飘。另一类常见错误正好相反——在 MAX1968 上把 MAXIN 和 MAXIP 短接了等于放弃了正负限流的不对称设定TEC 反向加热时的限流值会跟制冷方向一样某些偏置场景下容易过流。2.4 OS1/OS2/CS 的 Kelvin 采样怎么走线CS16 脚是电流采样输入资料说明 TEC 电流在 CS 和 OS1 之间被监测最大 TEC 电流由 150mV/RSENSE 给出且是双极性的。OS115 脚和 OS214 脚是差分电压的感应点原文反复强调“是感应点不是功率输出”——这句提示的价值在于别把大电流从这两个脚上引。正确接法是四端开尔文RSENSE 的电流端走大电流电压端单独引一对细线到 CS 和 OS1这对线从采样电阻焊盘内侧引出全程并行、不跨越 LX 节点、不换层。OS1 在这套接法里同时承担了两个角色——既做电流采样的参考端又做 TEC 电压差分检测的一端。所以这条线的噪声会同时污染电流环和电压环走线优先级要排到最高。如果板子上空间紧宁可在采样电阻旁边放一个 100Ω 电阻串进 CS 线再用 1nF 电容对 OS1 做差分滤波也不要为了走线方便把 CS 拉到远处。滤波器的截止频率按开关频率的十分之一以下取500kHz 时配 100Ω/1nF 大约 1.6MHz够用。3. 电流环参数怎么定CTLI、RSENSE 与三个限流脚引脚接对只能保证“不炸”要让它按你想要的电流工作得把四个参数算清楚CTLI 的控制摆幅、RSENSE 的阻值、限流脚的分压、监测脚的量程。这四个量是互相咬合的改一个其他三个都要跟着变。3.1 CTLI 的 1.50V 中点从控制电压反推 TEC 电流资料给了两个等价公式ITEC (VOS1 - VCS) / RSENSE (VCTLI - 1.50) / (10 × RSENSE)第一个等号是物理层第二个等号是控制层。重点看第二个控制电压相对 1.50V 的偏移被 10×RSENSE 这个系数放大成电流。也就是说芯片内部在电流环里放了一个 10 倍的衰减为的是让 DAC 输出的毫伏级分辨率能映射到安培级电流。代入一组典型值感受一下。取 RSENSE 0.05Ω则 10×RSENSE 0.5控制增益是 2A/V。想让 TEC 跑 2ACTLI 要给 1.50 1.0 2.50V反向跑 2A给 0.50V。整段控制范围就在 0.5V 到 2.5V 之间用一颗 12 位 DAC 在 03V 量程上输出理论分辨率约 0.73mV对应 1.5mA 电流步进——对温度环来说完全够用。这里有个反直觉的点CTLI 是电压输入、输入阻抗很高可以直接用 DAC 驱动但 DAC 的噪声会一比一地变成电流噪声。所以别省略 RC 滤波我一般用 1kΩ 串 1μF 到地截止频率约 160Hz比温度环的带宽高一个量级不影响响应速度。零电流点必须校准。资料说中点 1.50V 是“无 TEC 电流”但实际器件里 REF 输出和内部基准之间会有几毫伏偏差直接给 1.500V 可能还剩几十毫安残余电流。做法是上电后先用万用表量 REF 脚的实际电压把软件里的中点改成这个实测值再微调一次让 ITEC 监测脚读到 1.50V。3.2 RSENSE 取值150mV 阈值、功耗与精度的三角权衡限流阈值是死的最大 TEC 电流 150mV / RSENSE正负对称。所以 RSENSE 一确定限流点就确定了反过来也成立——先定你需要的最大电流再反推电阻。RSENSE限流点满流功耗控制增益适用场景0.100Ω±1.5A0.225W1.0 A/V小功率 TEC、对精度要求高0.050Ω±3.0A0.45W2.0 A/V主流制冷台、激光器恒温0.025Ω±6.0A0.90W4.0 A/V大功率 TEC、多片并联0.010Ω±15A2.25W10 A/V极限场景慎用功耗那一列是最容易低估的。0.05Ω 在 3A 下耗 0.45W必须选 1W 以上、低温度系数50ppm 级、低寄生电感的四端电阻封装优先 2512 或更大。用普通 1206 贴片顶上去的后果是温漂让限流点随温度移动冷启动时可能提前限流跑十分钟后限流点又往上爬。精度方面控制增益越大、对采样电阻的绝对精度越敏感。10A/V 的配置下RSENSE 上 1% 的误差直接变成 1% 的电流误差所以大电流方案建议用 0.5% 精度件并在产线做单点校准。下面这段脚本把上面几个关系固化成可复算的形式改电阻和目标电流就能出结果# TEC 驱动器参数速算 def tec_params(rsense, i_target, vref1.50): # 限流阈值由资料给定正负各 150mV / RSENSE i_limit 0.150 / rsense # 控制增益ITEC (VCTLI - 1.50) / (10 * RSENSE) gain 1.0 / (10 * rsense) # 单位 A/V # 达到目标电流所需的控制电压偏移量 v_offset i_target / gain # ITEC 监测脚在限流点的输出1.50 (VOS1-VCS)*8差分最大 150mV v_itec_limit 1.50 8 * 0.150 return { 限流点(A): round(i_limit, 3), 控制增益(A/V): round(gain, 3), CTLI上限(V): round(vref v_offset, 3), CTLI下限(V): round(vref - v_offset, 3), 采样电阻功耗(W): round(i_target ** 2 * rsense, 3), ITEC限流时输出(V): round(v_itec_limit, 3), } print(tec_params(0.05, 2.0))这段逻辑的关键在于“限流点”和“工作点”是两个独立概念工作点由 CTLI 决定限流点由 RSENSE 决定。很多人算完 CTLI 就以为万事大吉结果一上电就撞限流回头才发现 RSENSE 选小了。参数说明rsense 是采样电阻实际阻值不是标称值i_target 是你的常用工作电流而非极限电流vref 是 REF 脚实测电压。散热核算时按 i_target 而不是 i_limit 算因为正常工作不该进限流。3.3 MAXIP/MAXIN/MAXV三个“天花板”分别管什么这三个脚名字很像作用完全不同搞混了会出大问题。MAXIP27 脚和 MAXIN26 脚管的是电流上限。资料给的默认接法是都接 REF此时正向限流 150mV/RSENSE、负向限流 -150mV/RSENSE。如果想做不对称限流——比如制冷方向允许 3A、加热方向只想给 1.5A——就在这两个脚上各挂一组从 REF 到 GND 的分压把对应脚的电压拉低。注意拉低的是阈值电压不是电流值换算时仍然除以 RSENSE。MAXV28 脚管的是电压上限资料写得很明确从 REF 到 GND 接一组外部电阻分压最大 TEC 电压 4 × VMAXV。这给了你一层保护——即使电流环拼命想推输出电压也被这个天花板卡住。VMAXV 设定理论最大 TEC 电压分压比REF1.50V0.50V2.0V1:20.75V3.0V1:11.00V4.0V2:11.25V5.0V5:1分压电阻建议取 10kΩ 级别太小了白耗电、太大了易受噪声干扰。分压点并一颗 0.1μF 电容到地避免 LX 开关噪声从 REF 串进来把限流点抖得忽高忽低。这里有一个必须提醒的边界4×VMAXV 算出来的只是芯片侧的上限真实 TEC 电压还受电源电压和占空比限制取三者最小值。如果你的 TEC 额定电压是 5V 而电源只有 5V那无论 MAXV 怎么设都到不了 5V因为半桥的输出能力摆在那儿。3.4 ITEC 监测脚把电流送进 ADC 的两种算法ITEC13 脚是电流监测输出公式是VITEC 1.50V (VOS1 - VCS) × 8代入限流点的差分 150mV监测脚输出峰值是 1.50 1.20 2.70V。这个数字很重要——它决定了你的 ADC 量程至少要覆盖到 2.7V如果 ADC 参考是 2.5V满流时读数会削顶看起来像“电流上不去”。换算电流有两条路。第一条是直接反解I (VITEC - 1.50) / (8 × RSENSE)好处是不依赖 CTLI坏处是零点误差被 8 倍放大需要软件校准。第二条是用限流点做比例换算I (VITEC - 1.50) / 1.20 × I_limit好处是标定简单坏处是精度受限于限流点的准确度。我一般两条都用上电时用第一条算绝对值做校准运行中用第二条做快速换算两者差值超过 5% 就报警。另外监测脚的输出阻抗不低进 ADC 前加一级电压跟随器别直接挂在采样保持电容上。4. 开关频率与环路补偿FREQ、COMP 和电感选型电流环能跑起来是一回事跑得稳不稳是另一回事。这一章三个主角FREQ 定节奏COMP 定阻尼电感定纹波。三者是耦合的改任何一个另外两个都要复核。4.1 500kHz 还是 1MHzFREQ 脚的两个档位怎么选资料对 FREQ12 脚的描述只有一句高电平 1MHz低电平 500kHz。但这一个二选一背后是整板设计的取舍。500kHz 的优势是开关损耗低、效率高同样感值下纹波电流小一点对 PCB 布线的容差更大。劣势是需要的电感体积大动态响应慢半拍。1MHz 的优势是电感可以做小、环路带宽可以推高对温度环这种慢速外环来说响应更利索。劣势是开关损耗上去LX 节点的 dv/dt 更凶EMI 更难压。TEC 本身是个大热容负载温度时间常数通常在秒级所以电流环带宽做到几十 kHz 就绰绰有余。我一般从 500kHz 起步只有在电感实在放不下、或者输出电容被迫做得很小时才切 1MHz。必须强调FREQ 脚不要悬空。悬空意味着电平不确定可能时好时坏这种故障最难查——同一块板子上电十次有两次异常你会怀疑人生。做法是用一个 10kΩ 电阻硬接到 VDD 或 GND明确选一个档同时在丝印上标注出来。4.2 COMP 的 0.01μF 只是起点环路补偿怎么微调COMP25 脚是电流控制环的补偿点资料给的建议是“大多数设计从 COMP 到 GND 接 0.01μF”。这句话的措辞值得琢磨——“大多数设计”意味着这是个起点不是终点。0.01μF 对应的是一阶低通它把误差放大器的增益在某个频率之后压下去牺牲带宽换稳定。如果你的 TEC 是大电流低阻型电流环本身增益高0.01μF 通常够如果是小电流高阻型可能会看到电流波形上有低频包络抖动这时候要加大到 0.022μF 甚至 0.047μF。反过来如果发现电流建立时间太长、阶跃响应爬得很慢说明补偿过头了可以减到 0.0047μF。调这个参数的正确姿势是用电子负载做电流阶跃看 ITEC 监测脚上的波形过冲大就加电容爬升慢就减电容目标是 10% 以内的过冲加一个单调上升沿。有个坑要单独说COMP 脚的电容必须是低泄漏的陶瓷或薄膜别用电解电容。电解的等效串联电阻ESR会引入一个零点把补偿特性整个改掉你按 0.01μF 算出来的波特图跟实际完全对不上越调越乱。4.3 电感与输入输出电容的估算电感的取值按纹波电流倒推。半桥的纹波公式是ΔI (V_LX × (1 - D)) / (L × f)其中 V_LX 是开关节点电压、D 是占空比。TEC 双向工作占空比在 0 到 1 之间大幅摆动最恶劣的情况出现在 D 0.5 附近。取 f 500kHz、V_LX 按电源电压估算希望纹波控制在额定电流的 20%40%就能解出 L 的下限。举个实数电源 5V、目标纹波 0.6A、D0.5则 L (5 × 0.5) / (0.6 × 500000) ≈ 8.3μH。实际选型往上取一档用 10μH 的屏蔽功率电感饱和电流要留到额定电流的 1.5 倍以上因为双向工作时电流会过零饱和特性差一点就容易在换向瞬间掉感量。输入电容按每安培 20μF 起步铺用陶瓷并联别只用一颗大电解——电解的 ESL 在 500kHz 上基本没作用。输出电容也就是 TEC 两端建议 1047μF 陶瓷主要作用是压住换向时的电压尖峰同时给电流环提供一个低阻通路。4.4 REF 与 CTLI 的基准链1μF 旁路不是可选项REF4 脚是 1.50V 基准输出资料要求“用 1μF 陶瓷电容旁路到 GND”。这条要求被跳过的概率很高因为它看起来只是个“建议”。实际情况是REF 同时给 CTLI 的中点、MAXIP/MAXIN 的限流阈值、MAXV 的分压网络供电。这条基准链上任何一个环节被开关噪声污染都会直接体现在限流点的抖动和电流读数的漂移上。1μF 电容的作用是把 REF 的输出阻抗在开关频率附近压下去。布局上这颗电容要贴着 REF 和 GND 引脚放回流路径越短越好中间不要打孔换层。同一片区域不要再走 LX 或 PVDD 的线哪怕绕远一点也值得。5. 调试台上的五个坑从现象倒推到引脚接线图照着画完、参数算完接下来才是真正的考验。下面这五条是我在不同板子上反复遇到的按“现象—原因—解决”记下来省得下次再走一遍。5.1 上电 LX 就发烫、电流完全不受控现象一上电还没给 CTLI 电压LX 节点就开始发热ITEC 输出直接顶到 2.7V 附近TEC 两端有直流电流。原因八成是 PVDD 和 VDD 没有同电位连接或者某一组 PVDD 引脚漏接了。引脚表要求所有 PVDD 在 VDD 电源层连一起少连一个就会让内部驱动级供电不平衡半桥一侧常通。另一个可能是 LX1/LX2 里有引脚虚焊导致并联的几路电流分配严重不均。解决断电后用万用表二极管档量每个 PVDD 引脚到 VDD 铜皮的通断逐个确认再量每对 LX 引脚之间的通断并联的引脚之间应该是接近 0Ω。这两个检查做完再上电比直接上电赌运气便宜得多。5.2 温度稳不住来回振荡现象设定 25℃实测在 23℃ 到 27℃ 之间规律摆动周期几十秒ITEC 波形上能看到明显的方法包络。原因这是电流环和温度外环打架。常见诱因有三个COMP 补偿电容偏小导致电流环相位裕度不足CTLI 的 RC 滤波截止频率太低把电流环的响应拖慢温度环的 PID 积分时间设得比电流环的建立时间还短。解决先把温度环断开只跑电流环用电子负载做阶跃确认电流阶跃的过冲在 10% 以内再逐级接上温度环把 PID 的积分时间从大到小试。我一般的顺序是把电流环的带宽做到温度环的 10 倍以上这样两个环不会互相激励。5.3 REF 电压塌陷、电流读数漂移现象空载时 REF 量到 1.50V一加载就掉到 1.45V 以下ITEC 读数跟着往下飘限流点也随之下移。原因REF 的 1μF 旁路电容漏焊、焊成了 1nF、或者用了高 ESR 的电容。另外 MAXV 的分压电阻选得太小比如 1kΩ 级别会从 REF 上抽走毫安级电流把基准拉塌。解决先量 REF 到 GND 的电容实际容值再算分压网络的电流。分压电阻总阻值建议不低于 10kΩ且分压点并 0.1μF 到地。改完之后重新校准一次零电流中点因为 REF 变了1.50V 的参考也跟着变。5.4 SHDN 悬空导致时好时坏现象同一块板子上电有时正常有时完全没输出拍一下又好了。原因SHDN17 脚是低电平有效的关断控制悬空时电平不确定可能被漏电流拉到阈值附近来回跳。解决加一个 10kΩ 上拉到 VDD保证默认是工作态如果系统里有主控用推挽输出直接驱动不要用开漏加下拉的懒办法。上拉电阻要挨着引脚放别让长线把噪声引进来。5.5 EP 虚焊热性能断崖式下跌现象小电流下一切正常跑到额定电流的一半以上芯片表面温度飙升几分钟后进热保护电流自己往下掉。原因EP裸露焊盘内部连到 GND是主要的散热通路。手工焊时如果焊盘上锡不足、或者底下有气泡热阻会翻好几倍。资料里明确写了“接到大面积地平面上以最大化散热性能”这句话不是客套。解决回流焊优先手工焊的话焊盘上开几个过孔直接连到内层地平面钢网开孔按 60% 左右的覆盖率避免大面积气泡。调试时可以先用热像仪看一眼芯片表面温度分布如果热量集中在引脚而不是焊盘基本就是 EP 没焊好。6. 从“能出电流”到“能出数据”一套可复现的验证顺序板子焊完、参数算完接下来最忌讳的做法是直接接上 TEC 就调温度。正确的顺序是把系统拆成四级逐级验证每一级都有明确的通过标准过不了就不往下走。第一级静态检查。断电状态下量三个值所有 PVDD 到 VDD 的通断、所有 PGND 到功率地平面的通断、REF 到 GND 的电容容值。RREF 分压网络的电流也要算一遍确保不超过 0.2mA。这一级不通过后面全是白费。第二级空载上电。不接 TEC只给 VDD量 REF 1.50V ± 1%、ITEC 1.50V ± 20mV、LX 无输出。此时给 CTLI 从 0.5V 扫到 2.5VITEC 应该跟着线性变化用示波器看应该是干净的直流纹波小于 50mV。第三级假负载限流验证。用大功率电阻代替 TEC逐步加大 CTLI 偏移记录 ITEC 开始削顶的那个点跟 150mV/RSENSE 的理论值对照偏差应该在 ±5% 以内。这一级是验证限流环是否真的在工作比看波形更可靠。第四级接真 TEC 做闭环。先只做单向制冷确认温度能稳定在设定点 ±0.1℃ 以内再切到双向观察换向瞬间的电流过冲。换向是整套系统压力最大的时刻电流方向反转、占空比从极小跳到极大任何补偿不足都会在这里暴露。验证级关键测量点通过标准静态检查PVDD/PGND 通断、REF 电容全部导通、容值误差 20%空载上电REF、ITEC、LXREF 1.50V±1%、ITEC 1.50V±20mV假负载ITEC 削顶点与理论限流偏差 ±5%真 TEC 闭环温度稳定度、换向过冲稳定度 ±0.1℃、过冲 15%这里有个我吃过亏的细节第三级验证一定要用纯电阻不要用 TEC。TEC 是容性加热电耦合的复合负载换向时的电流波形会掩盖限流环的真实行为你会误以为限流很干净实际是负载把尖峰吃掉了。最后一件事是参数固化。把这一版验证过的 RSENSE 实测值、REF 实测值、VMAXV 分压比、COMP 电容值和 FREQ 档位写进工程记录每一条都注明测试条件和日期。从那以后我每次改板哪怕只是换了一颗电容的封装都强制把这四级验证走一遍不再凭“这次跟上次一样”拍脑袋。希望帮到你。本文还有配套的精品资源点击获取