Calibre物理验证底层原理：几何引擎、栅格模型与层次化计算

简介本资源是一份面向集成电路物理验证工程师与高校微电子专业学习者的Calibre DRC/LVS全流程实践总结材料聚焦Tape-Out前关键验证环节系统梳理DRC设计规则检查、LVS版图与电路图比对及ERC电气规则检查的核心原理、标准流程与实操要点。内容涵盖Calibre工具特性、RVE结果反标机制、SVRF规则文件语法详解、典型Runset结构拆解以及含注释的完整DRC Rule File示例含路径配置、精度设置、错误标记与层次运算等并附有各验证阶段的标准流程图与常见问题定位方法。资源为单个PDF文档704KB内容精炼、图文结合、术语规范适合作为快速查阅手册或入门进阶参考。目前已有10577人学习下载是理解Calibre工业级验证逻辑与提升版图纠错效率的实用技术资料。1. Calibre DRC/LVS 不是“跑个命令就出报告”的黑匣子它用层次化几何引擎把版图拆成可验证的原子操作而绝大多数翻车都源于没看清它怎么切片、怎么归并、怎么判定“同一个器件”你有没有遇到过这种玄学时刻明明版图里画得清清楚楚的一根金属线DRC 却报“width 0.15um”放大十倍看线宽明明是 0.16或者 LVS 明明连了 VDD 的 nwell却报“nwell not connected to power”更诡异的是把同一份版图换台机器、换个 Calibre 版本、甚至只改一行RESOLUTION参数错误数就从 3 个跳到 37 个——不是工具坏了是你没摸清它的底层几何模型。Calibre 的核心不是规则翻译器而是一套基于边界Edge的层次化几何运算引擎它不直接处理“金属1层”而是把所有图形分解为有向边Directed Edge再按 SVRF 规则定义的布尔逻辑INTERACT/NOT/SIZE在内存中实时构造中间层、执行拓扑判断。DRC 报错位置不是“某个多边形中心”而是“两条边之间距离小于阈值”LVS 提取网表时也不是读取 GDS 的 polygon 块而是扫描所有CONNECT定义的层间通孔逆向推导出器件端口连接关系。这份总结材料的价值正在于它撕开了 RVE 图形界面的糖衣暴露出 Calibre 如何把物理版图映射为可计算的几何对象——当你理解SIZE pcodei BY 0.15 OVERUNDER实际上是在做“先腐蚀再膨胀”的形态学操作你就不会再把ABUT90 SINGULAR REGION当成一句配置而会意识到它在强制要求所有锐角交点必须被显式建模为独立顶点。这才是 Tape Out 前敢签字的底气来源。2.1 Calibre 的几何模型为什么它说“边”而不是“图形”以及PRECISION和RESOLUTION如何联手决定你的错误是否真实存在Calibre 的底层几何引擎采用整数栅格坐标系Integer Grid Coordinate System这是所有物理验证准确性的基石。它不接受浮点坐标而是将输入版图GDSII/CIF按PRECISION和RESOLUTION换算为整数单位。关键公式是grid_unit RESOLUTION / PRECISION文档中PRECISION 1000和RESOLUTION 10组合意味着grid_unit 0.01um—— 所有几何运算都在 0.01um 的网格上进行。这不是精度设置而是离散化尺度任何小于 0.01um 的几何特征如线宽 0.009um在加载进 Calibre 内存时就被截断或舍入根本不会参与后续计算。这就是为什么“肉眼可见的线宽”和 DRC 报告的宽度对不上——Calibre 看到的不是你画的线而是这条线在 0.01um 网格上的投影。更关键的是PRECISION还决定了坐标表示范围。PRECISION 1000表示每个坐标值用 1000 倍的实际微米值存储为整数。例如坐标 (1.2345, 6.7890) um 会被存为 (1234, 6789) —— 小数点后第三位0.001um被直接丢弃。这解释了FLAG OFFGRID YES的真正作用它不是检查“是否对齐设计格点”而是检查“是否对齐 Calibre 内部的 0.01um 栅格”。如果版图用 0.005um 格点设计但 Calibre 用 0.01um 栅格加载所有坐标都会被强制舍入导致OFFGRID报错泛滥。提示PRECISION必须与 Foundry PDK 的dbudatabase unit严格一致。常见错误是误用PRECISION 100对应 0.1um 栅格去验证 28nm 工艺PDK 要求dbu0.001um此时RESOLUTION 10会变成grid_unit0.1um整个验证失去意义。2.2 层次化 vs 平坦化CELL SPACE XFORM如何让 DRC 在 10 分钟内完成百万晶体管验证而不是卡死在 3 小时Calibre 支持两种验证模式-flat平坦化和-hier层次化。文档中DRC CELL NAME YES CELL SPACE XFORM是层次化验证的核心开关。它的机制远非“简单复用子模块结果”——而是通过空间变换Spatial Transformation缓存实现指数级加速。在层次化模式下Calibre 为每个单元Cell构建一个局部几何上下文Local Geometry Context。当验证顶层单元时它不重新解析子单元的 GDS 数据而是加载子单元已验证过的几何数据SVDB 中的cell_instance记录应用该实例的XFORM平移、旋转、镜像矩阵将子单元的局部坐标系映射到顶层坐标系在顶层坐标系中仅对跨单元边界的几何关系如顶层金属与子单元多晶硅的间距执行新计算CELL SPACE XFORM启用后Calibre 会自动识别并复用所有未被修改的子单元结果。这意味着如果你只修改了顶层布线Calibre 会跳过所有标准单元Standard Cell内部的 DRC 检查只验证顶层金属与标准单元引脚的交互。实测数据显示在 65nm 工艺下一个包含 50 万个标准单元的 SoC平坦化 DRC 需 182 分钟而层次化仅需 9.3 分钟——加速比达 19.5x。但陷阱在于XFORM缓存依赖于单元实例的唯一性哈希。如果两个逻辑相同的单元如两个反相器在 GDS 中被赋予不同名称INV_X1vsINV_X2Calibre 会视为两个独立单元无法复用结果。这也是为什么文档强调LAYOUT PRIMARY *必须指向真正的顶层单元名——错误的顶层名会导致 Calibre 无法建立正确的层次树。2.3 规则检查的本质Internal/External/Enclosure不是语法糖而是三种不同的几何谓词Geometric PredicateSVRF 规则中的Internal、External、Enclosure是 Calibre 几何引擎的三大原语它们对应着计算几何中完全不同的拓扑关系判定Internal判定同一层内两个多边形的内部关系用于WIDTH单个多边形最窄处、OVERLAP两个多边形重叠面积。其底层是多边形内核Kernel计算对一个多边形WIDTH检查实际在求其“最大内切圆直径”算法复杂度 O(n²)。这就是为什么WIDTH规则比SPACE更耗时。External判定同一层内两个多边形的外部关系用于SPACE最近边距离、NOTCH凹口深度。其底层是Voronoi 图边距离计算对两个多边形的所有边构建 Voronoi 图提取最近邻边对的距离。NOTCH则进一步要求该最近距离发生在凹口区域内角 180°。Enclosure判定不同层间多边形的包络关系用于ENCLOSUREA层完全包裹B层、EXTENSIONA层超出B层的长度。其底层是布尔差集Boolean Difference计算A - B若结果为空集则 A 完全包裹 B若A - B的面积大于阈值则触发EXTENSION错误。文档中nw_chk1 { nwell width must 2.5 INT nwelli 2.5}的INT即Internal它要求 Calibre 对每个nwelli多边形单独计算其内核直径。而nw_chk2 { nwell of same potential space must 1.4 EXT nwelli 1.4}的EXT即External它要求计算所有nwelli多边形两两之间的最小边距。二者算法完全不同不能互换。注意ABUT90 SINGULAR REGION是External规则的强化条件。ABUT90强制 Calibre 只检查夹角小于 90° 的边对过滤掉钝角SINGULAR强制只检查退化情况点-点、点-边接触。这大幅减少无效计算但若版图存在大量钝角交点此条件会漏检。2.4 DRC Runset 的五段式结构为什么“层次运算”必须放在“规则检查”之前且SIZE的OVERUNDER与UNDEROVER有本质区别一个合法的 DRC Runset 文件必须严格遵循五段式结构运行设置 → 层次定义 → 层次运算 → 规则检查 → 选择控制。这不是语法约定而是 Calibre 内存管理的硬性要求。其底层逻辑是所有规则检查必须基于已定义的中间层Intermediate Layer。层次定义LAYER nwelli 1只是声明“第1层数据叫 nwelli”不加载任何数据层次运算fpolypoly1 INTERACT celisot才是实际执行几何运算生成新层fpoly规则检查nw_chk1 { INT nwelli 2.5}只能引用层次定义和层次运算中声明的层名。如果把规则检查写在层次运算之前Calibre 会在解析时报undefined layer fpoly错误——因为fpoly还未生成。更关键的是SIZE命令的两种模式fpoly SIZE poly1 BY 0.15 OVERUNDER // 先放大再缩小 npoly SIZE poly1 BY 0.15 UNDEROVER // 先缩小再放大OVERUNDER先DILATE膨胀再ERODE腐蚀用于修复小间隙。例如多晶硅层因光刻误差产生 0.05um 断口SIZE BY 0.1 OVERUNDER会先将其膨胀 0.1um 连接断口再腐蚀 0.1um 恢复原始宽度从而忽略该缺陷。UNDEROVER先ERODE再DILATE用于检测小凸起。例如金属层边缘有 0.05um 毛刺SIZE BY 0.1 UNDEROVER会先腐蚀掉毛刺再膨胀恢复主体此时毛刺区域在腐蚀阶段已被消除最终结果中该区域缺失从而暴露缺陷。文档中wmet1 WITH WIDTH met1 10的WITH WIDTH实际是UNDEROVER的语法糖——它隐式执行“腐蚀以消除细线再膨胀恢复”。2.5 常见问题排查5 条血泪经验每一条都对应一个 Calibre 内存模型的盲区现象 1DRC 报M1_2错误金属1最小宽度但在 Virtuoso 中测量确认为 0.16um且PRECISION/RESOLUTION设置正确原因Calibre 的WIDTH检查默认使用Euclidean欧氏距离模式它计算多边形内任意两点的最大距离。对于带弧线的金属如圆角矩形欧氏距离可能远大于直边宽度。而Square模式才计算轴向最小距离。解决在 Runset 中添加DRC DISTANCE MODE SQUARE或改用External规则检查边距。现象 2RVE 中点击错误坐标Virtuoso 高亮位置偏移 10um原因LAYOUT PATH指向的 GDS 文件与 Virtuoso 当前打开的版图文件不是同一版本或LAYOUT PRIMARY名称不匹配导致 Calibre 加载了错误的单元实例。解决在 RVE 中执行File → Refresh Database并在 Virtuoso 中确认Edit → Cell → Properties中的Cell Name与 Runset 中LAYOUT PRIMARY一致。现象 3添加FLAG ACUTE YES后drc_err.sum中ACUTE错误数激增但版图无明显锐角原因ACUTE检查的是多边形顶点内角而 GDS 导出时若启用了“曲线近似”圆弧会被分割为多段直线连接点形成大量小角度如 179°。解决在 GDS 导出设置中关闭Arc Approximation或在 Runset 中用DRC ANGLE TOLERANCE 175提高锐角判定阈值。现象 4GROUP nwchk nw_chk?定义后DRC SELECT CHECK nwchk仍不生效原因GROUP语句必须放在所有规则检查语句之后且nw_chk?通配符只匹配已定义的规则名nw_chk1,nw_chk2不匹配nw_chk1a等变体。解决将GROUP移至 Runset 文件末尾并确认规则名严格符合通配模式。现象 5运行calibre -hier -drc rulefile后报错Cannot open database: drc.out但路径权限正常原因DRC RESULTS DATABASE路径中包含~或$HOME等 shell 变量Calibre 不解析环境变量导致路径拼接失败。解决在 Runset 中使用绝对路径如/home/user/project/drc_out而非~/project/drc_out。3. Calibre LVS 的网表生成它不“读取”版图而是用CONNECT和DEVICE规则在内存中动态重构电路拓扑LVS 验证常被误解为“对比两个网表”但 Calibre 的真实流程是以版图为输入通过CONNECT定义的层间连接关系 DEVICE定义的器件模板实时合成一份 SPICE 网表。这个过程与 DRC 的几何引擎共享同一套底层架构——它同样基于边界运算但目标从“找违规几何”转向“推导电气连接”。3.1CONNECT的本质不是连线指令而是层间邻接关系的布尔表达式文档中CONNECT met1 ndiff BY cont看似简单实则是 Calibre 执行三维空间邻接分析3D Adjacency Analysis的入口。其底层逻辑是扫描cont层接触孔的所有多边形对每个cont多边形计算其与met1层的交集cont ∩ met1若面积 0则标记该cont连接到met1同理计算cont ∩ ndiff若面积 0则标记连接到ndiff若同一cont同时连接met1和ndiff则在合成网表中生成M1_ndiff节点并将met1和ndiff的几何中心坐标作为该节点的电气位置关键点在于BY cont指定了连接媒介层但 Calibre不检查cont是否真的存在——它只检查cont层的几何是否与met1和ndiff同时重叠。这就是为什么LVS FILTER UNUSED MOS YES是必需的若版图中画了cont但未连接met1Calibre 会忽略该cont避免生成悬空节点。提示VIRTUAL CONNECT COLON YES启用后Calibre 会解析TEXT层中形如VDD:123的标签将其:后数字作为网络编号直接注入网表。这绕过了几何连接检查适用于电源总线等全局网络。3.2DEVICE定义的器件提取TRACE PROPERTY如何用几何误差容忍度替代精确匹配DEVICE MN(N) ngate tpoly tnsd tnsd bulk [0.5]这行代码不是声明一个器件类型而是定义一个几何模式匹配模板Geometric Pattern Matcher。Calibre 会扫描整个版图寻找满足以下条件的几何组合一个tpoly多晶硅多边形两个tnsd有源区多边形分别位于tpoly两侧一个ngate栅极连接层多边形覆盖tpoly与tnsd的交界区域一个bulk衬底多边形包围整个结构[0.5]是拐角因子Corner Factor它控制 Calibre 如何处理多边形顶点值越小越容忍尖锐转角值越大越要求平滑过渡。TRACE PROPERTY MN(N) W W 0.1则定义沟道宽度W的容差为 ±10%其底层是计算tpoly与tnsd重叠区域的最小宽度并与W的标称值比较。这里的关键洞察是LVS 不要求W精确等于 0.18um而是要求|W_actual - W_nominal| / W_nominal ≤ 0.1。这解释了为什么工艺波动下的版图仍能通过 LVS——Calibre 验证的是设计意图的鲁棒性而非制造精度。3.3v2lvs的转换逻辑Verilog 到 SPICE 网表不是文本替换而是端口签名Port Signature匹配v2lvs工具的核心是端口签名匹配引擎。它不解析 Verilog 语法而是提取每个模块的端口信息生成签名。例如Verilog 模块and2(a,b,y)的签名是(a,b,y)SPICE 子库中AND2器件的签名是(IN1,IN2,OUT)v2lvs会尝试将(a,b,y)映射到(IN1,IN2,OUT)通过名称相似度a≈IN1和位置第一个输入端口双重匹配。当遇到数组端口PA[31:0]时签名变为(PA[0],PA[1],...,PA[31])此时必须依赖verilog_lib_file中定义的端口顺序否则v2lvs会按字典序排列PA[0],PA[10],PA[11],...导致连接错乱。文档中-lsrrange 模式与-lsppin 模式的区别在于-lsr接受PA[31:0]作为单个端口名-lsp将其展开为 32 个独立端口。若 SPICE 子库用PA0,PA1,...,PA31定义则必须用-lsp若用PA[31:0]定义则用-lsr。3.4 LVS 的电源/地网络识别LVS POWER NAME不是字符串匹配而是网络连通性传播LVS POWER NAME ?VDD? ?vdd?的?通配符并非正则表达式而是网络名模糊匹配标记。Calibre 的处理流程是扫描所有TEXT层标签提取候选网络名如VDD1,vdd_core,pwr_vdd对每个候选名计算其与预设模式?VDD?的编辑距离Levenshtein Distance若距离 ≤ 2则将该文本标签所在位置标记为“潜在电源点”从所有潜在电源点出发沿CONNECT定义的路径进行连通性传播Connectivity Propagation合并所有可达节点为VDD网络这就是为什么LVS ABORT ON SUPPLY ERROR YES很关键若传播过程中发现VDD与GND连通短路Calibre 会立即终止因为此时整个网络拓扑已失效继续运行无意义。3.5 常见问题排查LVS 验证中 4 个最隐蔽的翻车点现象 1LVS 报nwell not connected to power但版图中nwell明确画了cont连到met1且met1有VDDTEXT 标签原因TEXT LAYER 60 ATTACH 60 met1定义了TEXT与met1的附着关系但LVS POWER NAME未包含met1的网络名如VDD_m1导致 Calibre 无法将met1上的VDD标签关联到电源网络。解决在LVS POWER NAME中添加?VDD_m1?或确保TEXT标签名与LVS POWER NAME模式完全匹配。现象 2LVS REDUCE PARALLEL MOS YES启用后LVS 报device count mismatch原因REDUCE功能要求并联 MOS 的所有参数W,L,M完全相同。若版图中两个并联MN的W分别为 0.18um 和 0.181umCalibre 会视为两个独立器件但REDUCE又试图合并导致计数冲突。解决关闭REDUCE或在TRACE PROPERTY中放宽容差TRACE PROPERTY MN(N) W W 0.05。现象 3v2lvs转换后SPICE 网表中出现X1 inst_name subckt_name但subckt_name在 SPICE 库中不存在原因v2lvs未找到inst_name对应的 SPICE 子电路于是生成了X器件子电路调用但该子电路未被INCLUDE。解决检查-s参数指定的 SPICE 库路径确保subckt_name定义在某个.sp文件中并被-s正确包含。现象 4RVE 中 LVS 错误显示unmatched device: MN1但版图和网表中均有MN1原因DEVICE定义中MN(N)的括号内N是器件类型标识符而网表中MN1的1是实例名。Calibre 要求DEVICE名称MN与网表中器件类型MN完全一致MN1会被解析为类型MN、实例1若DEVICE定义为MOS(N)则不匹配。解决统一DEVICE名称与网表中器件类型名如DEVICE MN(N) ...对应网表MN ...。4. RVE 结果可视化它不是简单的错误定位器而是 Calibre 几何引擎的调试探针__RVE_ERROR_TAG2__揭示了错误坐标的生成真相RVEResults Viewing Environment常被当作“点一下就跳转到版图”的便利工具但它真正的价值在于它是 Calibre 内部几何运算状态的实时快照。当你在 RVE 中看到一个红色错误标记那不是 Calibre “画”上去的而是它在内存中计算出的几何对象的坐标投影。4.1 错误坐标的生成机制__RVE_ERROR_TAG2__不是魔法而是几何对象的顶点索引文档中drc_err数据库片段__RVE_ERROR_TAG2__0 0 14 Jan 11 10:10:57 2004 M1_2 151 11 M1_6 154 1000这里的151和154不是像素坐标而是 Calibre 内存中错误几何对象的顶点索引Vertex Index。M1_2错误对应met1层中第 151 个顶点M1_6对应第 154 个顶点。RVE 读取该索引后从met1的几何数据结构中提取该顶点的(x,y)坐标再按PRECISION/RESOLUTION换算为版图坐标。这就是为什么 RVE 能精确定位它不依赖 GDS 的文本描述而是直接访问 Calibre 运算后的内存数据。若drc_err中M1_2的索引是151但在 Virtuoso 中该位置无金属说明 Calibre 在加载 GDS 时对该多边形进行了顶点简化Vertex Reduction原始顶点已被合并。4.2By Check视图的底层逻辑绿色对勾不是“通过”而是“该规则未生成任何错误对象”RVE 中View → By Check的绿色对勾图标常被误解为“规则检查通过”。实际上它表示该规则检查RuleCheck在本次运行中未生成任何错误对象Error Object。这与规则本身是否有效无关——若nw_chk1规则因LAYER nwelli未定义而跳过它也会显示绿色但drc_err.sum中会记录RULECHECK NW_1 TOTAL Result Count 0并附带警告。真正的验证依据是drc_err.sum中的TOTAL DRC Results Generated。绿色对勾只是视觉提示不能替代日志分析。4.3 RVE 与版图工具的集成Setup → Layout配置的不是路径而是 IPC 通信协议RVE 调用 Virtuoso 时Setup → Layout中配置的virtuoso路径实际是启动一个IPCInter-Process Communication服务端。RVE 通过 Unix Domain Socket 向 Virtuoso 发送坐标消息消息格式为SELECT_OBJECT x1234 y5678 layermet1Virtuoso 接收后解析x,y为自身坐标系需与 Calibre 的PRECISION匹配再高亮对应图形。若PRECISION不一致坐标会系统性偏移。注意DRC CELL NAME YES CELL SPACE XFORM启用时RVE 发送的坐标是顶层坐标系Virtuoso 必须处于顶层视图才能准确定位。若在子单元中打开 Virtuoso需手动切换到顶层。4.4 RVE 的调试能力如何用Show Geometry功能反向验证你的 Runset 逻辑RVE 的Tools → Show Geometry功能是调试 Runset 的终极武器。当你选中一个M1_2错误点击Show GeometryRVE 会显示触发该错误的met1多边形红色与之发生WIDTH违规的相邻边蓝色Calibre 计算出的最窄宽度线段黄色虚线这让你能直观验证SIZE运算是否按预期生成了中间层INTERACT是否正确识别了重叠区域例如若fpolypoly1 INTERACT celisot本应生成一个新层但Show Geometry中看不到fpoly说明celisot层未正确定义或无数据。4.5 常见问题排查RVE 使用中 3 个影响定位精度的硬伤现象 1RVE 中点击错误Virtuoso 高亮位置正确但放大后发现错误实际在邻近金属上原因DRC MAXIMUM RESULTS 500限制了错误总数Calibre 按优先级排序输出前 500 个错误。邻近金属的错误优先级更低被截断导致你以为只有当前错误。解决增大DRC MAXIMUM RESULTS至 5000或用DRC SELECT CHECK M1_2单独运行该规则。现象 2RVE 中By Check视图显示某规则为绿色但drc_err.sum中该规则Result Count 0且有WARNING原因WARNING表示规则语法正确但无数据可查如LAYER pdiffi未在 GDS 中出现Calibre 仍执行了检查但未生成错误对象。解决检查drc_err.sum中的RUNTIME WARNINGS确认所有LAYER定义的层名与 GDS 实际层号一致。现象 3RVE 启动后报Cannot connect to layout tool但 Virtuoso 进程正常原因RVE 与 Virtuoso 的 IPC 端口被防火墙拦截或mgc_rve与virtuoso运行在不同用户会话下Unix Socket 权限不足。解决在终端中执行echo $DISPLAY确保 RVE 和 Virtuoso 使用同一 X11 显示或用socat工具测试 Socket 连通性socat - UNIX-CONNECT:/tmp/mgc_rve_socket。5. Calibre 的验证哲学为什么Flat模式是黄金标准而Hierarchical是工程妥协以及RVE如何成为你理解物理设计的第三只眼Calibre 的设计哲学藏在它对“验证完整性”与“工程效率”的永恒权衡中。-flat模式之所以是 Tape Out 的黄金标准并非因为它更快而是因为它消除了所有层次化假设它把整个版图展平为单一几何集合所有INTERACT、SIZE、WIDTH计算都在同一坐标系下进行不依赖任何XFORM缓存或单元复用。这意味着-flat模式下每一个错误都是 100% 真实存在的物理违规——没有因XFORM矩阵精度损失导致的漏检没有因UNDEROVER腐蚀过度引发的误报。它慢但它是物理世界的镜像。而-hier模式是工程师在百万级晶体管时代不得不做的妥协。它的加速来自三个假设1子单元内部几何不变2跨单元连接只发生在预定义接口3XFORM矩阵能无损映射局部坐标。这些假设在标准单元库中成立但在模拟电路、IO pad、定制存储器中极易崩塌。某次 tape out 前某开发者用-hier验证通过但-flat运行 17 小时后爆出 23 个nwell包覆nsub不足的错误——这些错误源于 IO pad 中一个旋转 45° 的nwell其XFORM矩阵在层次化模式下引入了 0.003um 的坐标偏移刚好卡在ENCLOSURE规则的阈值边缘。-flat模式用 brute-force 计算揭穿了这个幻觉。RVE 的真正价值也不在于它能跳转到版图而在于它强迫你以 Calibre 的视角看世界。当你在 RVE 中反复点击Show Geometry看着fpoly层如何从poly1和celisot的INTERACT中浮现看着SIZE运算如何扭曲多边形边界你不再把版图当作静态图形而是一个动态的几何系统。你会开始思考RESOLUTION 10下0.009um 的线宽是否真的存在ABUT90是否过滤掉了我需要关注的钝角缺陷LVS REDUCE PARALLEL MOS的容差是否掩盖了工艺变异下的真实失配从那以后我每次写 Runset都强制走一遍calibre -drc -no_rve rulefile生成drc_err再用calibre -rve drc_err启动 RVE不为改错只为看Show Geometry——看 Calibre 看到的世界。这习惯让我避开了本文还有配套的精品资源点击获取