RTL8367S五口千兆交换机原理图设计：GPIO复用与上电避坑

简介面向硬件工程师、嵌入式开发者和网络设备学习者基于RTL8367S芯片的五口交换机参考原理图可用于理解以太网交换机的硬件架构、接口定义与外围电路组织适合原理图评审、方案预研和教学参考。压缩包内共1个PDF文件约118KB篇幅紧凑主要呈现芯片引脚分配、MDI差分对、GPIO复用、LED指示、复位电路、SPI Flash及多组电源去耦等设计信息便于按功能模块查阅。已有801人学习说明其在交换机硬件入门与参考设计场景中具有一定关注度。读者可从中获取RTL8367S的外围连接关系、关键网络接口与电源/复位处理思路用于核对自绘原理图、排查接口复用冲突或快速搭建评估板框架减少从零查找资料的重复工作。1. 一块 5 口千兆板子改了三版才把 RTL8367S 的复用表啃下来第一次拿到这份 RTL8367S 5 口交换机参考原理图我盯住的不是那 5 组 MDI 差分对而是 GPIO39 到 GPIO57 那一串斜杠——LAN4LED0/EEPROM_MOD、LAN0LED0/LED_CK/SMI_SEL、LAN1LED0/EN_PHY每个脚都挂着两个甚至三个身份。这份交换机原理图最难的从来不是把线连上而是搞清楚上电那一刻芯片到底在听谁的。它适合三类人做网络设备课设/毕设需要一块能跑通的手板做嵌入式网关想拿 5 口千兆做交换背板以及手里有原理图但一上电就 fork 不出 Flash 的硬件工程师。下面按接口、电源时钟、以太网口防护、避坑、验收这条链路走一遍能照着改。2. 芯片资源盘点五路 MDI、一组复用 GPIO 与内部 8051 的边界RTL8367S-CG 这颗片子把 5 个千兆 PHY、交换矩阵和一个 8051 管理核塞进一颗 LQFP外围能省的都省了代价是所有接口都挤在同一批引脚上。做方案的第一步不是画电路是先把这张资源表摊开确认哪些功能组合是互斥的、哪些是可以在同一版上留跳线兼容的。这一步做扎实后面布线才不会推翻重来。2.1 P0 到 P4 五路 MDI 与 Uplink 的差分对命名规则原理图里的网络命名很有规律P{n}_MDI_{A|B|C|D}_{P|N}n 从 0 到 4每路四对差分分别对应千兆以太网的 BI_DA、BI_DB、BI_DC、BI_DD。P0 到 P3 走到 HR911130C 这类集成变压器的 RJ45 上P4 单独引到板边的 4P 排针做 Uplink也可以换成光模块或直连背板。这个划分方式在小体积设备里很常见正面四个业务口朝用户第五口朝内做级联。端口连接对象差分对数量网络名前缀典型用途P0HR911130C4 对A~DP0_MDI_*业务口 1P1HR911130C4 对A~DP1_MDI_*业务口 2P2HR911130C4 对A~DP2_MDI_*业务口 3P3HR911130C4 对A~DP3_MDI_*业务口 4P44P 排针 / 背板4 对A~DP4_MDI_*Uplink / 级联需要提醒的是「A/B/C/D 之间不能互换P/N 可以互换」。四对线里哪一对走变压器哪一组绕组是定死的跨对交换在千兆下会直接协商不上但每一对内部的正负极性PHY 侧支持自动纠偏画反了通常还能通。我一般会在原理图上直接把 P/N 标成/-并加一条注释避免 Layout 工程师按自己习惯调换——省这一点事后面可能要飞线。还有两个容易漏的脚RTT1/RTT2和IRT。这类 PHY 的发送幅度和内部基准靠外接精密电阻定图纸上给了 2.49k/1% 这一档精度必须守住 1%旁边配 0.1uF 就近下地。把 1% 换成 5% 的后果不是完全不通而是眼图裕量被吃掉一截常温好好的一到高低温就零星丢包查起来非常玄学。2.2 GPIO 复用矩阵RGMII、MII、SPI、UART 抢的是同一批脚GPIO01 到 GPIO12 这十二个脚是全图最密集的复用区四套完全不同的接口叠在上面引脚复用 1复用 2复用 3复用 4GPIO01RG2_TXD3M2M_TXD3M2P_RXD3UART_RXGPIO02RG2_TXD2M2M_TXD2M2P_RXD2UART_TXGPIO03RG2_TXD1M2M_TXD1M2P_RXD1—GPIO04RG2_TXD0M2M_TXD0M2P_RXD0SPIF_CLKGPIO05RG2_TXCTLM2M_TXENM2P_RXDVSPIF_D0GPIO06RG2_TXCLKM2M_TXCLKM2P_RXCLK—GPIO07RG2_RXCLKM2M_RXCLKM2P_TXCLK—GPIO08RG2_RXCTLM2M_RXDVM2P_TXEN—GPIO09RG2_RXD0M2M_RXD0M2P_TXD0SPIF_D1GPIO10RG2_RXD1M2M_RXD1M2P_TXD1SPIF_CSGPIO11RG2_RXD2M2M_RXD2M2P_TXD2—GPIO12RG2_RXD3M2M_RXD3M2P_TXD3—这张表决定了一件很现实的事一旦你打算用 RGMII 接外部 CPUGPIO04/05/09/10 上的 SPIF 就被占死了Flash 启动这条路走不通只能退到 EEPROM 加载或者由 CPU 通过 MDIO 在上电后配置。反过来如果方案就是一颗单片机都不挂、纯自管理交换机那这十二个脚全留给 SPI Flash 也没人跟你抢。做课设的同学最容易在这里踩坑既想接 RGMII 又要 SPI Flash 存配置画完才发现物理上不可能。另一组是 GPIO54/GPIO55复用成SCK/MDC与SDA/MDIO。这意味着 MDC/MDIO 管理总线和 I2C接配置 EEPROM是二选一的关系不能同时用。图纸上还有个SMI_SEL脚挂在 GPIO52 上它的作用就是告诉芯片这段时间到底按 SMI 还是按别的协议解释这两个脚。原理图阶段把SMI_SEL的上下拉定死比后面调软件省事得多。2.3 上电瞬间谁说了算MODE0~MODE2、EEPROM_MOD、DISAUTOLOAD、DIS_8051这一节是整份图纸里最容易被当成「随便拉一下」的部分也是我见过翻车最多的地方。MODE0、MODE1、MODE2三个脚在上电复位释放后的几毫秒内被采样决定芯片从哪儿取配置、8051 起不起来、PHY 使不使能。同理EEPROM_MOD、DISAUTOLOAD、DIS_8051、EN_PHY、EN_EEE、EN_SPIF这些带 EN/DIS 前缀的脚绝大多数是 strapping 脚而不是普通输出。问题在于它们中的一大半同时又是 LED 驱动脚。GPO39/LAN4LED0/EEPROM_MOD就是典型正常工作时它是 LED 输出上电采样窗口内它是输入。如果 LED 那一路挂了个强上拉或者灌电流偏大的限流电阻采样电平就被拽偏了芯片会以为你要从 EEPROM 启动于是 SPI Flash 里的固件永远不被加载现象是「灯会亮、口能通、Web 打不开」非常像软件问题。我一般会做一张 strapping 期望值表和原理图一起归档投板前逐条对一遍# strap_check.py —— 上电 strapping 期望值表投板前与原理图逐条核对 # 字段含义信号名 - (期望电平, 采样窗口, 外围允许负载上限) STRAP_EXPECT { MODE0: (0, POR5ms, 1mA), # 低电平SPI Flash 启动 MODE1: (1, POR5ms, 1mA), MODE2: (1, POR5ms, 1mA), EEPROM_MOD: (0, POR5ms, 1mA), # 与 LAN4LED0 复用切勿强上拉 DISAUTOLOAD: (0, POR5ms, 1mA), # 低电平允许自动加载配置 DIS_8051: (0, POR5ms, 1mA), # 低电平启用内部 8051 EN_PHY: (1, POR10ms, 2mA), # 与 LAN1LED0 复用 EN_EEE: (1, POR10ms, 2mA), SMI_SEL: (0, POR5ms, 1mA), # 与 LAN0LED0 复用选 SMI 模式 } def check(measured: dict) - list: measured 填实测电压换算后的 0/1返回不一致项 bad [] for name, (want, window, load) in STRAP_EXPECT.items(): got measured.get(name) if got is None: bad.append(f{name}: 未测量) elif got ! want: bad.append(f{name}: 期望 {want} 实测 {got}窗口 {window}负载上限 {load}) return bad这段东西不复杂价值在于把「靠脑子记」变成「靠表核对」。四颗板子打样回来第一次上电就按这张表用示波器在复位释放沿上抓一遍比事后猜测「是不是固件没烧进去」高效太多。表里那个「负载上限」是我自己加的约束采样期间外围电路对这几个脚的电流贡献不能超过这个量级超了就要加缓冲或者换脚。3. 电源与时钟内部开关稳压、多路 AVDD/DVDD 与 25MHz 晶振一颗交换芯片的电源域分得比 MCU 细得多因为里面有 SerDes、PLL、ADC 这些对纹波敏感的东西。RTL8367S 把 1.1V 的开关稳压做进了片内外面只需要一颗电感和几颗电容这在 5 口这个价位上是很大优势但也把选型和布局的责任推给了你。3.1 内部 SWR 还是外部 DC-DCHV_SWR、LX_SWR、SVDDH 怎么接原理图上能看到HV_SWR、HV_SWR1、LX、LX1、GND_SWR、EN_SWR、SVDDH、SVDDL这一组配套一颗 2.2uH 的功率电感。这是典型的片内 buckLX_SWR是开关节点电感一头接这里另一头回到SVDDH作为 1.1V 输出的检测点EN_SWR上拉到 3.3V 使能SVDDL是内部功率地的回流参考必须和GND_SWR在芯片下方低阻抗汇合。用内部 SWR 的前提是把负载算清楚。5 口全千兆满速收发的时候1.1V 域的电流不低加上内部 8051 和 PLL整体功耗很容易超出直觉。我习惯在方案阶段就做一张电源预算表# power_budget.py —— 分域电流预算判断内部 SWR 是否够用 RAILS { DVDDIO_3V3: {loads: {PHY_IO: 0.180, LED: 0.060, STRAP: 0.010}, tol: 0.05}, AVDDH_3V3: {loads: {PHY_AFE: 0.240, PLL_REF: 0.020}, tol: 0.05}, DVDDL_1V1: {loads: {CORE: 0.380, SRAM: 0.060}, tol: 0.08}, AVDDL_1V1: {loads: {SERDES: 0.150}, tol: 0.08}, } for rail, info in RAILS.items(): total sum(info[loads].values()) # 按上限估标称电流 * (1 容差)用于选电感和评估压降 worst total * (1 info[tol]) print(f{rail:12s} 标称 {total:5.3f}A 上限 {worst:5.3f}A)跑完这张表如果 1.1V 域的上限逼近片内 SWR 的推荐输出能力就该考虑外置 DC-DC 或者降规格。电感的饱和电流按上限的 1.5 倍以上选直流电阻越小越好屏蔽式优先——非屏蔽电感在 LX 节点上辐射出去最容易干扰的就是旁边那几对 MDI。我见过一块板子交换机功能全正常就是一接千兆就误码最后查到是电感离差分对太近换了屏蔽电感加调整布局才好。这类问题没有后悔药只能一开始就摆对位置。3.2 去耦网络0.1uF 与 10uF 的分工磁珠放在哪一刀图纸上 0.1uF/16V 密布在每一组 AVDDH/AVDDL 旁边10uF/16V 则是每隔几个脚放一颗另外还有一颗BLM21PG221SN1B磁珠单独给某一组电源做隔离。这个组合不是随便凑的0.1uF 负责 MHz 到几十 MHz 的旁路路径要短到几乎看不见10uF 负责更低频的储能和瞬态补充磁珠把 PLL 或 SerDes 那一路从主电源里「摘」出来阻断开关噪声在电源平面上的横向传播。具体做法上我的顺序是先给每个 AVDD 引脚配一颗 0.1uF过孔直接下地平面不要串任何东西再按每 2 到 3 个电源脚配一颗 10uF放在芯片同一侧磁珠只放在给 PLL 和时钟电路供电的那一支上磁珠后面再补一颗 0.1uF 和一颗 1uF。磁珠别乱加——给数字 IO 电源串磁珠会造成瞬态压降反而让 LED 扫描和 MDIO 波形难看。还有个细节DVDDIO和DVDDIO_2这种带后缀的域说明芯片内部是分开的 IO bank外部通常短接成同一个 3.3V但短接点要放在靠近芯片的地方不要借用远处的电源平面绕一大圈。这种地方不体现在功能上只体现在 EMC 测试和长期稳定性上。3.3 25MHz 晶振与复位链负载电容、串联电阻和 MAX811 的时序对齐时钟部分图纸给的是 25.000MHz 无源晶振配两颗 22pF外加一颗 2.49k/1% 的串联电阻。22pF 这个值对应的是负载电容 12pF 左右的晶体实际算的时候要减掉 PCB 走线和引脚带来的 3 到 5pF 寄生所以真正的选型公式是CL C1*C2/(C1C2) Cstray两颗等值时化简成C1/2 Cstray。如果晶体规格书写 CL12pF那 22pF 是合理的写 CL18pF 就得换 33pF 左右。这个参数选错的表现是起振慢、频偏大极端情况下低温不起振——又是个「常温测不出来」的坑。复位链路由 MAX811 这颗监控芯片承担MR脚经 4.7k 上拉RST接到SW_NRST。它的价值在于把「3.3V 爬升到阈值」这件事变成一个有确定延时典型 140ms 量级的复位脉冲保证芯片释放复位时 3.3V 已经稳了。但要注意MAX811 只监控一路电源如果 1.1V 域是由内部 SWR 产生的它的建立时间跟在 3.3V 后面那么复位释放的时刻必须晚于 1.1V 稳定。通常的做法是在SW_NRST上再并一颗小电容做 RC 延时或者干脆选带双路监控的型号。我一般会在板子上给这颗电容留位置调试时按实测的上电波形决定贴不贴、贴多大。晶振的布局约束同样不能松晶体和两颗负载电容围成的环路要小底下铺完整地平面远离 LX 节点和差分对中间不要走任何信号线。这几条写进给 Layout 的约束文件里比口头交代靠谱。4. 以太网口与防护HR911130C、Bob Smith 端接与中心抽头偏置前端这部分是整份交换机原理图里最「模拟」的区域也是最容易被当成纯连线糊弄过去的地方。变压器、端接电阻、高压电容这几颗件的位置和取值直接决定这块板子能不能过 EMC、能不能扛住网线拔插时的共模冲击。4.1 差分对进 RJ45中心抽头的两种偏置必须分清HR911130C 这类连接器把变压器和 RJ45 做在一起原理图上看起来只是四对差分进四对差分出但实际上有两组中心抽头要处理PHY 侧绕组中心抽头和线缆侧绕组中心抽头。这两组的接法完全不同混在一起是新手最常犯的错。PHY 侧的中心抽头通常接到一个偏置电压这颗芯片是内部提供还是外部供给看具体设计每一对配一颗 0.01uF/50V 就近下地做交流旁路线缆侧的中心抽头才是接 Bob Smith 端接网络的地方。如果把 PHY 侧抽头直接短到 75Ω 端接的公共点上百兆可能还能凑合千兆一定出问题——因为共模回路被改变了回波损耗一项就过不去。原理图上四组0.01uF/50V分别对应四个口的线缆侧抽头去耦位置就在连接器引脚边上这个布局意图要在 PCB 上严格复现电容必须紧贴连接器走线短而粗不要绕到芯片那一侧去。4.2 Bob Smith 端接75Ω 加 1nF/2kV 的取值和落地每一对差分的线缆侧中心抽头各串一颗 75Ω/1% 电阻四颗电阻汇到一个公共节点公共节点再经一颗 1nF/2kV 的高压电容接到机壳地。这就是经典的 Bob Smith 端接作用是把共模能量吸收掉并泄放到机壳而不是让它反射回线缆或者窜进芯片。元件取值精度/耐压数量位置要求端接电阻75Ω1%每口 4 颗靠近连接器中心抽头高压电容1nF2kV每口 1 颗公共节点到机壳地抽头去耦0.01uF50V每口 4 颗紧贴连接器引脚75Ω 这个值不是随便定的它对应的是共模阻抗匹配换成 100Ω 或者 49.9Ω 都会让共模抑制变差。1nF/2kV 的耐压不能降——网线在户外或者长距离走线时感应到的共模电压可能很高用 100V 的电容迟早会击穿击穿之后表现是某个口时通时不通非常难查。公共节点的处理有个经验四个口的 75Ω 可以先各自汇到一个小节点再统一接到高压电容也可以全部汇到一个星点。我倾向前者每个口一个小星点物理上靠近各自的连接器避免四个口的共模电流在板上跑长距离互相串扰。4.3 指示灯与地分割LAN0~LAN4 双灯、机壳地与数字地怎么缝合图纸上每个口配了两颗 LEDLAN4LED0/LAN4LED1一直到LAN0LED0/LAN0LED1另外还有LED_CK和LED_DA这对串行 LED 控制信号。两种驱动方式并存说明这颗芯片支持并行和串行两种 LED 模式串行模式能用两根线控十颗灯省引脚代价是要额外的移位寄存器或者芯片内部扫描。做方案时如果 LED 数量多优先走串行只有两三个灯就并行直驱简单。限流电阻按 3.3V 减去 LED 正向压降再除以目标电流算绿色 LED 压降按 2.0V 估要 5mA 就是 260Ω 左右取 330Ω 常见。这里有个和前面呼应的点LAN0LED0、LAN1LED0、LAN4LED0这几个脚同时是 strapping 脚限流电阻的取值要复核一遍采样窗口内的电流贡献别让 5mA 的灌电流把电平拽偏。地分割这块我的做法是数字地和机壳地在连接器区域单点缝合缝合点用磁珠或者 0Ω 电阻位置放在 Bob Smith 公共节点附近。RJ45 的金属外壳要大面积接到机壳地别悬空也别只靠两颗螺钉。屏蔽网口的屏蔽壳如果浮空天线效应会让整块板子的辐射测试很难看。5. 避坑与排查这份原理图最容易翻车的五个点下面这五条是我在实际项目里见过或者自己踩过的按「现象 → 原因 → 解决」写方便对着排查。5.1 上电与启动类灯亮口通但管理进不去现象板子焊好上电插网线链路灯正常ping 不通管理地址Web 页面打不开串口无输出。原因九成是 strapping 脚在上电采样窗口内被外围电路拉错。EEPROM_MOD与LAN4LED0复用、SMI_SEL与LAN0LED0复用LED 那一路的限流电阻和上拉在复位释放沿附近形成额外的电流通路把电平拽到了另一边芯片于是选择了错误的启动源。解决先用示波器在SW_NRST上升沿处抓这几个脚的实际电平和 2.3 节的期望值表逐条对。确认拉错之后优先改外围而不是改软件把强上拉换成 100k 量级、把 LED 限流电阻加大、或者在 strapping 脚和 LED 之间加一级缓冲。板子已经打样的可以先把 LED 电阻拆掉验证判断是否正确。5.2 上电与启动类冷启动偶发不认 Flash现象断电几分钟再上电十次里有两次起不来热复位每次都正常。原因复位释放早于 1.1V 域稳定。内部 SWR 的建立时间比 3.3V 慢而复位监控只盯着 3.3V等 3.3V 到阈值、延时 140ms 之后释放复位1.1V 可能还在爬坡。冷启动时电容全放电这个时间差被放大就表现为偶发。解决在SW_NRST上并一颗电容做 RC 延时按实测的 1.1V 建立时间倒推容值同时把EN_SWR的上拉电阻和软启动电容一起复核。另一个办法是选带双路监控的复位芯片成本高一点但省心。这类问题在实验室不容易复现必须做冷启动循环测试至少 50 次。5.3 链路与信号完整性百兆正常千兆不通或误码现象接百兆设备一切正常接千兆设备协商失败或者协商上了但大流量跑几分钟就丢包。原因按概率排第一是差分对没有按对内等长、差分阻抗没控到 100Ω第二是内部 SWR 的电感离差分对太近开关噪声耦合进去第三是 PHY 侧中心抽头和线缆侧中心抽头接混了第四是IRT那颗 1% 精密电阻用了 5% 的。解决先看 PCB把四对差分的内等长控制在 5mil 以内阻抗按叠层算准电感换屏蔽式并拉开距离对照 4.1 节把两组中心抽头分开精密电阻换成 1% 并确认焊接没有虚焊。排查顺序建议从易到难先换电阻再看布局最后才动板子。5.4 链路与信号完整性某个口热插拔后概率性失效现象正常使用没问题网线反复拔插几十次之后某个口偶尔不通重启恢复。原因ESD 和共模冲击。Bob Smith 端接的高压电容耐压不够或者公共节点到机壳地的路径阻抗偏高冲击能量没泄放掉打在 PHY 的接收端上。也可能是 RJ45 屏蔽壳接地不良。解决确认 1nF 电容耐压是 2kV 档公共节点到机壳地的走线短而宽机壳地与数字地的缝合点就在附近。连接器金属壳四周多点接地别只靠螺钉。如果结构允许在差分对上串共模电感进一步压制共模。5.5 配置与兼容性换一批 Flash 就起不来现象同一版原理图第一批样机用的是 W25Q16JVSNIQ正常工作换了个品牌的同容量 Flash部分板子起不来。原因SPI Flash 的启动时序和 ID 识别有兼容性差异SPIF_CS、SPIF_CLK、SPIF_D0/D1这几根线的上拉配置、CS 的默认电平、Flash 自身的上电时间都会影响。另外EN_SPIF这个脚如果同时复用成LAN3LED0LED 电路的负载也会拖慢 SPI 的边沿。解决SPI 四根线加 10k 上拉到 3.3V保证上电时总线状态确定EN_SPIF单独测一遍上电波形选型时优先用已经在参考设计里出现过的型号换型号前先在样机上跑 50 次冷启动。这条坑特别值得写进设计文档因为它是「换个料就炸」的典型。6. 验收与答辩把这份原理图讲成一份可交付的硬件方案原理图画完只是起点能不能交付看的是你有没有一套可复现的验证流程。我一般把验收分成三层单板电气验收、功能验收、方案陈述。前两层用表格管第三层靠一张架构图。单板电气验收在第一次上电后两小时内必须跑完顺序不能乱序号验收项判据方法1各路电源电压3.3V ±5%、1.1V ±8%万用表逐点测含最远端的 AVDD 脚2上电时序3.3V 先于 1.1V复位晚于两者四通道示波器抓上电沿3复位脉冲宽度≥100ms 且每次一致抓SW_NRST上升沿4晶振起振25MHz ±50ppm幅度达标探头接测试点注意探头电容5strapping 电平与期望值表逐条一致复位释放沿采样6SPI Flash 识别能读到正确 ID通过管理口或调试口读取功能验收建议写成脚本跑避免手工点#!/usr/bin/env bash # switch_accept.sh —— 5 口链路 VLAN 管理面快速验收 # 依赖管理地址已配好被测设备可 ping 通 MGMT192.0.2.10 FAIL0 # 1) 管理面存活 ping -c 5 -W 1 $MGMT /dev/null || { echo 管理面不可达; FAIL1; } # 2) 五个口逐个起链路并确认速率 for p in 0 1 2 3 4; do IFlan$p ip link set $IF up 2/dev/null sleep 2 SPEED$(cat /sys/class/net/$IF/speed 2/dev/null) [ $SPEED 1000 ] || { echo $IF 速率异常: ${SPEED:-down}; FAIL1; } done # 3) VLAN 隔离抽检不同 VLAN 的两个口互 ping 应当失败 # 这一步按实际 VLAN 划分填端口号失败才算通过 if ping -c 2 -W 1 -I lan1 192.0.2.20 /dev/null 21; then echo VLAN 隔离失效lan1 不应能到达隔离网段 FAIL1 fi # 4) 压力连续大包跑 10 分钟看有无丢包 ping -c 600 -s 1400 -i 0.1 $MGMT /dev/null || { echo 长包压测丢包; FAIL1; } [ $FAIL -eq 0 ] echo 验收通过 || echo 验收未通过逐项回查这段脚本的价值不在于命令本身而在于把「验收」从口头描述变成可重复执行的动作。速率那一项读的是系统节点不同平台路径可能不一样按实际情况改VLAN 那一项要注意隔离生效时 ping 应该失败所以是「成功反而报错」这个反向判断我在第一次写的时候也搞反过。答辩或交付评审时别从第一页原理图开始翻。我做过的几次比较顺的陈述顺序是先放一张系统框图讲清楚五个 MDI 口怎么分配、Uplink 走哪、管理面从哪进然后放电源树讲为什么用内部 SWR 而不是外置1.1V 域电流预算多少再放时钟和复位链讲 strapping 表怎么定最后才翻到具体电路页讲 Bob Smith 端接和中心抽头。这条线走下来评审的人能自己推出你的设计约束不用你一句句解释。原理图页数多的方案我会在每页角落加一行注释写清这一页的关键决策答辩时直接引用。从那以后我每次出原理图投板前都强制走一遍 strapping 表核对加电源预算复算两件事加起来不到一小时但拦下来的问题比后面调试一周还多。希望帮到你。本文还有配套的精品资源点击获取