从零手写 SPMI Master：Verilog 状态机、时序实现与仿真验证全流程实战

摘要：本文面向数字电路与 FPGA 开发者，系统讲解一个高鲁棒性 SPMI（System Power Management Interface）主控制器（Master）的完整实现路径。文章从模块定位与功能边界出发，依次覆盖开发环境与文件结构搭建、参数配置与端口信号解析、状态机流转与时序实现、仿真测试平台构建、波形观察与结果分析，并针对时序偏差、状态卡死、开漏总线硬件对接等常见问题给出排查思路，最后探讨从教学 Demo 向商用 IP 演进的关键考量。全文配有可直接参考的 Verilog 代码片段，帮助读者避开隐蔽陷阱，真正掌握 SPMI 协议的实现精髓。关键词：SPMI 总线；Master 控制器；状态机设计；时钟拉伸；Verilog；FPGA；仿真验证；开漏输出在数字电路设计的日常工作中，SPMI（System Power Management Interface）总线协议几乎是每位做电源管理相关设计的工程师绕不开的基础课题。无论是配置电源管理芯片（PMIC）、读取电池与温度传感器，还是管理多路供电时序，这种基于两根线（SCLK 与 SDATA）的通信方式因其简洁性和可靠性被广泛采用。然而，许多初学者甚至有一定经验的开发者，在亲手编写 SPMI 控制器代码时，往往容易陷入“看似简单实则坑多”的困境。最常见的情况是：仿真波形看起来没问题，上板后却频繁出现应答丢失、总线仲裁失败或者状态机卡死在某个中间状态。这些问题的根源，通常不在于对协议字面意思的理解偏差，而在于对时序细节的把控不足以及状态机流转逻辑的严密性欠缺。其实，写好一个标准的 SPMI Master 模块，核心难点并不在于生成起始和停止信号，而在于如何精准地处理命令帧与数据帧的边界、如何正确解析从机的应答（ACK/NACK）与奇偶校验，以及如何优雅地应对从机可能发起的总线仲裁与时钟同步。很多教程只给出了理想状态下的代码片段，却忽略了实际硬件环境中信号延迟、建立保持时间以及异常状态恢复的处理机制。如果仅仅照搬教科书上的状态转移图，而不考虑 FPGA 或 ASIC 设计中具体的时钟域同步问题，最终得到的往往只是一个只能在理想仿真中运行的“玩具代码”。本文将深入剖析一个高鲁棒性的 SPMI 主控制器实现方案。我们将从最基础的框架定位出发，一步步搭建开发环境，详细拆解参数配置与端口定义。重点会放在状态机的核心流转逻辑上，通过具体的代码示例展示如何处理命令帧、地址帧与数据帧的每一个时序细节。随后，我们将构建一套完整的仿真测试平台，演示如何观察和分析关键波形，并针对常见的时序偏差和状态卡死问题提供排查思路。最后，还会探讨开漏总线的硬件特性对接以及从教学 Demo 向商用 IP 演进的关键考量。无论你是正在完成课程作业的学生，还是需要在项目中快速落地 SPMI 接口的工程师，希望这篇实战分享能帮你避开那些隐蔽的陷阱，真正掌握这一经典协议的实现精髓。① 框架定位与核心功能边界说明在设计任何 IP 核之前，明确其定位和功能边界是至关重要的一步。我们要实现的这个 SPMI 模块，定位为标准的Master 控制器，运行在 FPGA 或 ASIC 内部，负责主动发起通信并控制总线时序。它不处理作为 Slave 时的地址匹配和数据响应逻辑，而是专注于“发起 - 传输 - 结束”的全流程控制。核心功能边界非常清晰：协议合规性：严格遵循 MIPI 联盟定义的 SPMI（System Power Management Interface）规范，采用 SCLK 与 SDATA 两根信号线，支持单线双向半双工通信，兼容标准速率（Standard，约 10MHz 以下）与高速速率（High-Speed）两种工作模式（本文主要聚焦标准速率实现）。帧结构支持：完整支持 SPMI 的命令帧（Command Frame）与数据帧（Data Frame）结构，能够正确生成并解析从机地址（SID）、命令码（Command Code）、字节计数（Byte Count）以及数据载荷，并支持读、写、扩展读、扩展写等常用命令类型。应答与校验：在每帧传输结束后正确采样从机返回的 ACK/NACK 应答位，并支持奇偶校验（Parity）位的生成与校验，确保数据在总线上的完整性。异常处理：具备基本的超时检测机制，防止因从机长时间占用 SDATA 或总线仲裁失败导致主机无限等待；同时能正确识别 ACK/NACK 与校验错误以决定后续流程。接口标准化：对外提供简洁的寄存器式接口（如命令寄存器、状态寄存器、数据寄存器），便于上层软件或 FSM 调用，屏蔽底层时序细节。明确这些边界后，我们就避免了将复杂的 Slave 逻辑或 SPMI 特有的多主仲裁、总线所有权协商等功能混入其中，保持了模块的轻量化和高内聚。② 开发环境准备与文件结构搭建工欲善其事，必先利其器。对于数字逻辑开发，一个清晰的文件结构能极大提升维护效率。建议采用如下目录结构：project_spmi_master/ ├── rtl/ │ ├── spmi_top.v // 顶层封装，实例化子模块 │ ├── spmi_fsm.v // 核心状态机逻辑 │ ├── spmi_timer.v // 分频与时序计数器 │ └── spmi_sync.v // 输入信号同步与滤波 ├── tb/ │ ├── tb_spmi_system.v // 顶层测试bench │ ├── spmi_slave_model.v // 简易从机模型（用于自测） │ └── wave_do // 仿真波形脚本 ├── docs/ │ └── spec.md // 接口定义文档 └── sim/ └── run_sim.sh // 自动化仿真脚本在开发环境选择上，推荐使用 Verilog 或 SystemVerilog 进行编码，仿真工具可选 ModelSim、Vivado Simulator 或 VCS。关键点在于，rtl目录下的模块划分要遵循单一职责原则：spmi_timer专门负责根据系统时钟产生 SCLK 的高低电平时间计数；spmi_sync负责将异步的 SDATA/SCLK 输入信号同步到本地时钟域并进行毛刺滤波；而spmi_fsm则是大脑，依据当前状态和反馈信号决定下一步动作。这种分离使得后续调试时，可以单独验证定时器精度或状态机跳转，互不干扰。③ 代码参数配置与端口信号解析为了让模块具备更好的可移植性，我们必须使用参数（Parameter）来配置关键时序。SPMI 的时钟频率由 SCLK 决定，不同的系统时钟频率下，产生 SPMI 标准速率（Standard，约 10MHz）所需的计数值是不同的。这里要特别注意：SPMI 的速率档位与 I2C 的 100kHz/400kHz 完全不同，标准速率下 SCLK 周期约为 100ns，因此分频参数必须按 SPMI 规范重新计算，不能直接套用 I2C 的经验值。module spmi_timer #( parameter CLK_FREQ_MHZ = 50, // 系统时钟频率 (MHz) parameter SPMI_FREQ_KHZ = 10000, // 目标 SPMI 频率 (kHz)，标准速率约 10MHz parameter HALF_PERIOD = (CLK_FREQ_MHZ * 1000) / (SPMI_FREQ_KHZ * 2) // 半周期计数值 )( input wire clk, input wire rst_n, output reg timer_done, output reg [15:0] cnt ); // ... 计数器逻辑 ... endmodule上述代码展示了如何通过参数计算分频系数。在实际工程中，还需考虑建立时间和保持时间的余量，通常会在理论计算值上适当增加几个时钟周期。另外，SPMI 的帧结构决定了命令帧与数据帧的位宽和边界，定时器除了产生 SCLK 半周期计数外，还应能提供帧内各字段（SID、Command Code、Byte Count、Parity）的位计数节拍，方便 FSM 在正确的时刻切换采样与驱动。端口信号方面，除了标准的sclk_io和sdata_io（注意是双向 inout 类型），内部接口设计尤为关键。我们需要一组控制信号告诉 FSM 何时开始传输：start_req: 启动请求信号，高电平有效。cmd_type: 命令类型，区分读、写、扩展读、扩展写等 SPMI 命令。sid: 从机地址（Slave ID），SPMI 中用于寻址目标从设备。cmd_code: 命令码，指示寄存器地址或操作类型。byte_count: 数据帧的字节计数，SPMI 数据帧长度可变。write_data: 待发送的数据字节。read_ack: 主机收到数据后是否发送 ACK 的控制位。同时，状态输出信号如busy,ack_received,parity_error,trans_done必须清晰定义，以便上层逻辑判断当前总线状态。特别要注意sdata_o(输出) 和sdata_i(输入) 的分离，在顶层需要通过三态门控制真正的sdata_io端口，这是实现开漏输出的物理基础。SPMI 的应答与校验依赖 ACK/NACK 位和奇偶校验位，因此ack_received与parity_error两个状态信号要能被上层准确读取，用于决定重传或终止。④ 状态机流转逻辑与时序实现详解这是整个设计的灵魂所在。一个健壮的 SPMI 状态机通常包含以下核心状态：IDLE、START、CMD_SHIFT、CMD_ACK、DATA_SHIFT、DATA_ACK、PARITY、STOP，以及WAIT_SCLK_HIGH等辅助状态。与 I2C 那种「地址 + 数据」的简单两段式不同，SPMI 的一次完整事务要先发命令帧（Command Frame），再根据命令类型决定是否进入数据帧（Data Frame），因此状态机必须清楚地区分「命令帧阶段」和「数据帧阶段」，并在每个帧的末尾插入应答与校验节拍。以发送起始条件为例，逻辑并非简单地拉低 SDATA。SPMI 的起始同样要求在 SCLK 为高电平时，将 SDATA 从高拉低。这意味着状态机需要先确保 SCLK 为低，拉低 SDATA，然后延时半个周期再拉低 SCLK。命令帧发送完成后，主机释放 SDATA 进入CMD_ACK状态，采样从机返回的 ACK/NACK；若为 ACK，则继续发送奇偶校验位并进入数据帧阶段，否则直接跳到STOP结束本次事务。// 简化的状态机片段示例 always @(posedge clk or negedge rst_n) begin if (!rst_n) state = IDLE; else case (state) IDLE: if (start_req) state = START_PREP; START_PREP: // 确保 SCLK 为低，准备拉低 SDATA sdata_out = 1'b0; state = START_HOLD; START_HOLD: // 维持一段时间，满足起始建立时间 if (timer_done) state = CMD_SHIFT; CMD_SHIFT: // 逐位发送命令帧：SID、Command Code、Byte Count if (bit_cnt == CMD_BITS - 1) state = CMD_ACK; CMD_ACK: // 释放 SDATA，采样从机 ACK/NACK if (ack_received) state = PARITY; else state = STOP; PARITY: // 发送/校验奇偶校验位 if (parity_done) state = DATA_SHIFT; DATA_SHIFT: // 按 byte_count 逐字节收发数据帧 if (byte_done) state = DATA_ACK; DATA_ACK: if (ack_received) state = STOP; else state = STOP; WAIT_SCLK_HIGH: // 处理时钟同步：只要 sclk_in 为低，就停留在此状态 if (sclk_in) state = NEXT_STATE; else state = WAIT_SCLK_HIGH; default: state = IDLE; endcase end这里特别强调了WAIT_SCLK_HIGH状态的作用。当从机处理速度慢时，它会通过拉低 SCLK 进行时钟同步（Clock Synchronization）。主机在释放 SCLK 后，不能立即进入下一个动作，而必须检测sclk_in是否真的变高了。如果忽略这一步，主机发出的后续脉冲可能会与从机的同步动作重叠，导致通信失败。此外，在发送每一位数据时，都要严格遵守「先置数据，再拉高时钟，稳定后读取/采样，最后拉低时钟」的顺序，确保满足建立和保持时间要求。SPMI 的 ACK/NACK 与奇偶校验位都紧跟在帧尾，状态机在CMD_ACK、DATA_ACK、PARITY这几个状态里必须精确控制 SDATA 的释放时机，否则很容易把从机的应答位误采样成数据位。为了更直观地看清各状态之间的跳转关系，下面把第④节讨论的十个状态画成一张状态机流程图。图中每个节点对应一个状态，箭头上的文字是触发跳转的条件，读图时建议对照上面的 Verilog 片段一起看：